- 探討實(shí)現(xiàn)低相位噪聲及高速頻率切換的共存方案
- PLL 采用基于混頻器的鑒相器
- 采用標(biāo)準(zhǔn)兩點(diǎn)調(diào)制生成寬頻帶、寬頻偏調(diào)制
接收機(jī)質(zhì)量和測(cè)試儀速度的提高對(duì)信號(hào)發(fā)生器性能提出了更為嚴(yán)苛的要求。隨著頻譜日益擁擠，通信行業(yè)必須開發(fā)新的調(diào)制技術(shù)，提高組件測(cè)試速度和性能及生產(chǎn)能力。因此，現(xiàn)在比以往更加需要經(jīng)濟(jì)高效的高質(zhì)量信號(hào)源解決方案。
和汽車到手機(jī)的演變類似，信號(hào)發(fā)生器的性能不斷提高而價(jià)格卻日益走低，客戶和消費(fèi)者不斷要求獲得更多的功能和性能且希望價(jià)格更低。
RFIC 設(shè)計(jì)和手機(jī)生產(chǎn)測(cè)試要求信號(hào)源降低相噪，加快頻率切換速度，這種要求通常來說是矛盾的。因此一般而言，性能優(yōu)化往往只能針對(duì)其中一種要求或另一種要求，很少能夠同時(shí)滿足兩種要求。Aeroflex S-Series信號(hào)發(fā)生器采用了具有特點(diǎn)的頻率合成器設(shè)計(jì)[圖1]同時(shí)優(yōu)化兩方面的性能，在頻率切換時(shí)間小于100 μs的同時(shí)，1 GHz典型相噪低至-135 dBc/Hz，頻偏20-kHz [圖2]。
現(xiàn)代器件技術(shù)的進(jìn)步實(shí)現(xiàn)了頻率合成器設(shè)計(jì)的小型化和簡(jiǎn)單化，與前代產(chǎn)品相比，其尺寸和成本都有大幅的下降。在信號(hào)發(fā)生器體積更小、重量更輕的同時(shí)，其功能還可以隨著產(chǎn)品的發(fā)展不斷進(jìn)行擴(kuò)展。本文重點(diǎn)介紹這種頻率合成器的設(shè)計(jì)原理及其對(duì)輸出信號(hào)帶來的影響。
多環(huán)頻率合成器
多環(huán)頻率合成器設(shè)計(jì)具有更寬的頻率范圍 (高達(dá)6 GHz)和極高的頻率分辨率。這種特殊設(shè)計(jì)[圖2]采用兩個(gè)鎖相環(huán) (PLL)。一個(gè)提供可按粗調(diào)步長(zhǎng)在所需范圍內(nèi)進(jìn)行步進(jìn)調(diào)整的高頻、低噪聲 RF 信號(hào)。直接數(shù)字頻率合成器 (DDS) 提供可在粗調(diào)步長(zhǎng)內(nèi)內(nèi)插進(jìn)行精密頻率分辨的低頻信號(hào)。兩種信號(hào)輸入第二個(gè) PLL 生成最終輸出信號(hào)。
低噪聲高頻信號(hào)源
盡管聲表面波 (SAW) 振蕩器一直是 1GHz 頻段低噪聲信號(hào)源，但采用倍增大功率 VHF 晶振仍是最好的方法。問題是高頻晶振可以降低噪聲，但會(huì)加大內(nèi)插步長(zhǎng)難度，低頻晶振可以縮小步長(zhǎng)，但會(huì)造成噪聲成倍增加。為了解決這種矛盾，采用135MHz晶振和小數(shù)乘法器，信號(hào)頻率范圍967 MHz到1350 MHz，步長(zhǎng)22.5 MHz，與 22.5MHz 晶振相比，采用135MHz晶振時(shí)本底噪聲可改善16 dB。
晶振設(shè)計(jì)人員面臨相互矛盾的要求。良好相位噪聲需要大功率，縮小調(diào)諧范圍。受測(cè)試儀生命周期晶振老化的影響，壓控晶體振蕩器 (VCXO) 鎖定特定頻率需要小功率和較寬的調(diào)諧范圍。解決辦法是采用大功率振蕩器降低噪聲，以數(shù)字方式處理晶振老化。135MHz晶振是 10MHz標(biāo)準(zhǔn)參考頻率相位比較振蕩器，可產(chǎn)生精確的頻率輸出。內(nèi)插頻率合成器動(dòng)態(tài)編程實(shí)時(shí)修正頻偏。
內(nèi)插頻率合成器
內(nèi)插頻率合成器高頻信號(hào)調(diào)諧范圍11.25 MHz至內(nèi)插22.5MHz。輸出環(huán)路可加減頻率，因此所需范圍僅為粗調(diào)步長(zhǎng)的一半。這種內(nèi)插頻率合成器的其他基本功能包括：
精密 0.01Hz 合成器分辨率范圍可倍增到 6 GHz，
偏置 VCXO 額定頻率偏差
應(yīng)用寬頻帶 FM。
720MHz 壓控聲表面波振蕩器 (VCSO) 是10MHz 基準(zhǔn)頻率鎖相振蕩器，用作DDS時(shí)鐘。頻率合成器生成非調(diào)制 CW 時(shí)，通過增加一級(jí) 720MHz 信號(hào)，進(jìn)一步降低 DDS 輸出已經(jīng)很低的假信號(hào)，濾除低頻微小偏差。這種情況下，頻率范圍為 22.5 MHz 至33.75 MHz。當(dāng)需要頻率合成器生成寬頻偏 FM 信號(hào)時(shí)，額定內(nèi)插頻率范圍由33.75 MHz 變?yōu)?45 MHz，內(nèi)插信號(hào)可在 ±10 MHz 范圍內(nèi)浮動(dòng)，實(shí)現(xiàn)寬頻偏。DDS 輸出用于直接將頻率范圍由 23.75 MHz (33.75 MHz - 10 MHz) 變?yōu)?55 MHz (45 MHz + 10 MHz)。
輸出加法環(huán)路
輸出環(huán)路將兩個(gè)低噪聲信號(hào)相加。本底低噪聲壓控振蕩器 (VCO) 額定頻率范圍500 MHz至 667 MHz 增加一倍，達(dá)到 1000 MHz 至 1333 MHz。這個(gè)信號(hào)與低噪聲高頻信號(hào)混合。然后，利用差頻對(duì)內(nèi)插信號(hào)進(jìn)行相位比較。鑒相器輸出經(jīng)低通濾波后，通過反饋控制 VCO 構(gòu)成完整的 PLL。
倍頻程頻率合成器一般采用 VCO 庫(kù)覆蓋輸出范圍，因?yàn)榈驮肼暠额l程調(diào)諧范圍不是直接完成的。為實(shí)現(xiàn)所需調(diào)諧范圍，可將 1/3倍頻程 VCO 放大3、4或5倍覆蓋一個(gè)倍頻程。
這種乘法器采用噪聲低于以前設(shè)計(jì)的方法。1000MHz 至 1333MHz 信號(hào)可再放大一倍，達(dá)到 VCO 頻率的4倍。這個(gè)信號(hào)可用來直接生成4倍輸出，或與本底 VCO 信號(hào)混合生成3倍和5倍 VCO 頻率?？烧{(diào)帶通濾波器選擇上、下邊帶。這種采用倍增器加混頻器的方法可保證整個(gè)倍增頻率范圍內(nèi)的噪底低于采用其他方法。
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快速頻率切換的實(shí)現(xiàn)及其設(shè)計(jì)
實(shí)現(xiàn) 100 µs 內(nèi)完成頻率轉(zhuǎn)換，同時(shí)保持低噪聲進(jìn)一步提出了許多挑戰(zhàn)。頻率合成器至預(yù)調(diào) VCO 和頻率可調(diào)變?nèi)荻O管帶通濾波器存在多處模擬電壓。足以靈活地在幾微秒內(nèi)完成電壓調(diào)諧，且保持噪聲低于幾毫微伏，切換后無(wú)飄移是相互矛盾的要求。我們的方法是嚴(yán)格篩選并選擇低噪聲 DAC、帶寬可變無(wú)源濾波器和介電吸收系數(shù)低的濾波器電容。
小數(shù)乘法器和輸出加法環(huán)路中的 PLL 采用基于混頻器的鑒相器。雖然本底噪聲很低，但它們的缺點(diǎn)是捕獲范圍有限，這是保證 PLL 環(huán)路帶寬的必要條件。搜索振蕩器等傳統(tǒng)鎖相方法對(duì)于這種應(yīng)用來說速度太慢。當(dāng)粗調(diào)預(yù)設(shè)相位將 VCO 頻率調(diào)整到正確范圍后，可在鎖相之前采用數(shù)字鑒相技術(shù) (已申報(bào)專利) 精確調(diào)整 VCO。FPGA 比較鑒相器兩個(gè)信號(hào)的頻率，通過修改預(yù)設(shè)電壓將 VCO 調(diào)整到正確頻率。
由于 PLL 最小帶寬為 200 kHz，當(dāng) VCO 極為接近鎖定時(shí)，可以非常迅速鎖定設(shè)定頻率，頻率設(shè)定可達(dá)到 100 µs 的 0.1 ppm。1-GHz 載波頻率的誤差范圍僅為 100 Hz。
頻率調(diào)制
頻率合成器采用標(biāo)準(zhǔn)兩點(diǎn)調(diào)制生成寬頻帶、寬頻偏調(diào)制。FM 系統(tǒng)可利用先進(jìn)的低成本數(shù)字處理技術(shù)設(shè)置整個(gè) FM 增益，匹配兩個(gè)內(nèi)部校準(zhǔn)通道的增益和延遲。調(diào)制信號(hào)可同時(shí)加給輸出 VCO 和內(nèi)插頻率合成器。由于同時(shí)變化，輸出 PLL 在鑒相器處無(wú)誤差。AC 和 DC 輸入耦合，以及相位調(diào)制也可以采用數(shù)字化方式處理。
