為了解電源域和電源的增長情況，我們需要追溯ADC的歷史脈絡(luò)。早在ADC不過爾爾的時(shí)候，采樣速度很慢，大約在數(shù)十MHz內(nèi)，而數(shù)字內(nèi)容很少，幾乎不存在。電路的數(shù)字部分主要涉及如何將數(shù)據(jù)傳輸?shù)綌?shù)字接收邏輯——專用集成電路 (ASIC) 或現(xiàn)場可編程門陣列 (FPGA)。用于制造這些電路的工藝節(jié)點(diǎn)幾何尺寸較大，約在180 nm或更大。使用單電壓軌(1.8 V )和兩個(gè)不同的域（AVDD和DVDD，分別用于模擬域和數(shù)字域），便可獲得足夠好的性能。

 

隨著硅處理技術(shù)的改進(jìn)，晶體管的幾何尺寸不斷減小，意味著每 mm2面積上可以容納更多的晶體管（即特征）。但是，人們?nèi)匀幌Ｍ?ADC 實(shí)現(xiàn)與其前一代器件相同（或更好）的性能。

現(xiàn)在，ADC 的設(shè)計(jì)采取了多層面方法，其中：

1. 采樣速度和模擬帶寬必須得到改善；

2. 性能必須與前一代相同或更好；

3. 納入更多片內(nèi)數(shù)字處理功能來輔助數(shù)字接收邏輯。

下面將進(jìn)一步討論上述各方面特性以及它們對芯片設(shè)計(jì)構(gòu)成怎樣的挑戰(zhàn)。

 

需要高速度

在 CMOS 技術(shù)中，提高速度（帶寬）的最普遍方法是讓晶體管幾何尺寸變小。使用更精細(xì)的 CMOS 晶體管可降低寄生效應(yīng)，從而有助于提高晶體管的速度。晶體管速度越快，則帶寬越寬。數(shù)字電路的功耗與開關(guān)速度有直接關(guān)系，與電源電壓則是平方關(guān)系，如下式所示：

 

其中：

P為功耗

CLD 為負(fù)載電容

V 為電源電壓

fSW 為開關(guān)頻率

 

幾何尺寸越小，電路設(shè)計(jì)人員能實(shí)現(xiàn)的電路速度就越快，而每MHz每個(gè)晶體管的功耗與上一代相同。以 AD9680 和 AD9695為例，二者分別采用65 nm和28 nm CMOS技術(shù)設(shè)計(jì)而成。在1.25 GSPS和1.3GSPS時(shí)，AD9680和AD9695的功耗分別為3.7 W和1.6 W。這表明，架構(gòu)大致相同時(shí)，采用28 nm工藝制造的電路功耗比采用65 nm工藝制造的相同電路的功耗要低一半。因此，在消耗相同功率的情況下，28 nm工藝電路的運(yùn)行速度可以是65 nm工藝電路的一倍。AD9208很好地說明了這一點(diǎn)。

 

裕量最重要

對更寬采樣帶寬的需求促使業(yè)界采用更精細(xì)的幾何尺寸，不過對數(shù)據(jù)轉(zhuǎn)換器性能（如噪聲和線性度）的期望仍然存在。這對模擬設(shè)計(jì)提出了獨(dú)特的挑戰(zhàn)。轉(zhuǎn)向更小幾何尺寸的一個(gè)不希望出現(xiàn)的結(jié)果是電源電壓降低，這使得開發(fā)模擬電路以工作在高采樣速率并保持相同的噪聲/線性度性能所需的裕量大大降低。為了克服這一限制，電路設(shè)計(jì)有不同的電壓軌以提供所需的噪聲和線性度性能。

 

例如在 AD9208中，0.975 V電源為需要快速切換的電路供電。這包括比較器和其他相關(guān)電路，以及數(shù)字和驅(qū)動器輸出。1.9 V電源為基準(zhǔn)電壓和其他偏置電路供電。2.5 V電源為輸入緩沖器供電，而要在高模擬頻率下工作，裕量必須很高。沒有必要為緩沖器提供2.5 V電源，它也可以工作在1.9 V。電壓軌的降低會導(dǎo)致線性度性能下降。

 

數(shù)字電路不需要裕量，因?yàn)樽钪匾膮?shù)是速度。所以，數(shù)字電路通常以最低電源電壓運(yùn)行，以獲取CMOS開關(guān)速度和功耗的優(yōu)勢。這在新一代ADC中很明顯，最低電壓軌已降低至0.975 V。下面的表1列出了若干代的一些常見ADC。