- 五種技術解決未來十年內(nèi)IC功耗問題
功耗過高已經(jīng)成為半導體制程尺寸進一步微縮的主要障礙，并且嚴重威脅所有電子領域的一切進展。雖然根本原因在于永恒不變的物理和化學原理，但工程師們已經(jīng)開發(fā)出一系列的創(chuàng)新技術，以用于減輕目前所面臨的問題，并可望對振興未來的晶片產(chǎn)業(yè)有所助益。以下討論五種可用于降低未來IC功耗的技術。這些技術目前已經(jīng)在開發(fā)中，可望共同解決未來十年內(nèi)將會面臨的功耗問題。
擁抱協(xié)同設計
電子設計自動化(EDA)工具可讓設計團隊從一開始就進行協(xié)同設計，從而實現(xiàn)最佳化低功耗設計。事實上，業(yè)界最低功耗的處理器和系統(tǒng)級晶片開發(fā)人員不僅透過最佳化架構和材料來實現(xiàn)優(yōu)勢，也采用協(xié)同設計封裝、電源、射頻電路和軟體來降低功耗，而不至于降低性能或增加成本。
“實現(xiàn)低功耗必須采用覆蓋技術、設計方法、晶片架構和軟體的全面性方法。”德州儀器(TI)公司設計技術與EDA部門總監(jiān)David Greenhill表示。TI已經(jīng)使用了許多先進技術為每個子系統(tǒng)進行最佳化，從而為低功耗元件提升了新標準，例如打造自有的制程技術來平衡關斷模式的漏電流與主動電流性能，或使用電壓與頻率擴展技術來定義各種省電工作模式。
“第一步是從性能和功耗的觀點來確認產(chǎn)品的目標。一旦這些目標確定后，就可以開始采用專用的制程技術，以提供所需的性能，而不至于超出設備的功耗預算。”TI公司28nm平臺經(jīng)理Randy Hollingsworth指出。
EDA工具一直是實現(xiàn)這些更低功耗目標的關鍵，但有時需要圍繞設計回路進行一些反覆，因為采用傳統(tǒng)EDA工具進行功耗估計只在接近設計周期結束時才比較精確。對于未來的IC來說，必須在設計周期初期便進行精確的功耗估算。
一些專用工具的供應商已經(jīng)拾起了接力棒。例如美國加州Atrenta公司推出一款名為Spyglass Power的工具，它可采用標準的暫存器傳輸級(RTL)描述來執(zhí)行功耗估計、功耗降低與驗證。這些RTL描述在較早的設計周期就能從每種主要EDA工具獲得。“而今，工程師希望能在較早的設計周期展開功耗估計。”Atrenta公司資深工程總監(jiān)Peter Suaris表示，“你不能再等到設計臨近結束時才去估計功耗。你必須在RTL級就針對功耗進行協(xié)同設計，并為設計進行改動，以便能從一開始就實現(xiàn)節(jié)能效果。”
Atrenta公司宣稱，其專用的節(jié)能工具能以20%以內(nèi)的精密度估計最終功耗預算，而功耗降低工具還可使最終設計功耗減少達50%。
降低工作電壓
微縮晶片尺寸通常能夠降低工作電壓，從而實現(xiàn)節(jié)能。例如，三星公司(Samsung)最新的20nm‘綠色記憶體’晶片透過將工作電壓從1.5V降低至1.35V，以節(jié)省67%的功耗。處理器和邏輯電路的工作電壓甚至低于記憶體元年，但工作電壓降低至1V以下時就不可避免地必須進一步改善半導體制程。IBM、英特爾(Intel)、三星、 TI、臺積電(TSMC)和其他每家半導體制造商均持續(xù)改善制程，以便能在更低電壓下作業(yè)，不過，過去幾個制程世代以來的進展速度已開始減緩。
其關鍵在于電晶體導通的閾值電壓在使用不同晶圓時是不一致的，因為在更大尺寸時制程的變化可以忽略。而由于在特定電壓下關斷狀態(tài)的漏電流在不同閾值時有很大的變化，因此理想晶片實際上要使用根據(jù)其特性定制的供電電壓。
英特爾公司聲稱已具有更好的解決方案──這是該公司花費近十年時間進行完善的一種方案。英特爾采用了所謂三閘(tri-gate)的3D FinFET電晶體架構，這種架構以三維方式在電晶體通道周圍環(huán)繞三個金屬閘極，使電晶體處于這些閘極的電場之下。這種技術可以抵銷阻止工作電壓低于1V 的制程變化。“我們已經(jīng)成功地展示我們的三閘電晶體結構，可將工作電壓減少到0.7V范圍，而且還能做得更低。”英特爾公司資深工程師Mark Bohr指出，“這些都是具有更陡峭次閾值斜率的完全耗盡型電晶體，可以更小的漏電流更快切斷，同時以更低閾值導通電壓。”
資金雄厚的半導體制造商們專注于模擬英特爾公司的3D架構，但一些新創(chuàng)企業(yè)則致力于研發(fā)新型平面制程，針對缺乏時間和資金來完善3D架構的半導體制造商重啟電壓調(diào)整進程。例如SuVolta公司已經(jīng)發(fā)明出一種用于標準CMOS產(chǎn)品線的超低電壓平面制程。
SuVolta并未使用3D閘極耗盡型電晶體，改而采用一種未摻雜通道(帶摻雜的閾值和保護帶)以避免摻雜中的變化。深度耗盡型通道制程可在標準的平面 CMOS產(chǎn)品線上實現(xiàn)。“透過使用平面深度耗盡型通道制程，我們已成功展示供電電壓可降低到0.6V，未來還能夠降得更低。”SuVolta公司技術長 Scott Thompson透露。SuVolta還取得了第一個授權協(xié)議──富士通半導體，該公司將在今年稍晚進行量產(chǎn)。有關該重要授權交易的進一步聲明可望在 2012年稍晚發(fā)布。
智慧調(diào)節(jié)功能
一般來說，供電電壓和時脈速度越低，功耗就越低。然而性能也受到影響。因此，最新的微控制器和SoC開始尋求運用智慧電源管理單元，自動調(diào)整工作電壓與時脈速度來搭配工作負載。
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“電源管理的基本思路是單獨立地調(diào)整晶片不同部份的供電電壓和時脈速度，以便在任何特定時間點都能匹配其工作負載，同時關閉未使用的電路。”即將接任Silicon Laboratories公司CEO的Tyson Tuttle表示。
電源管理單元通常以狀態(tài)機模組的方式建置，能夠選擇性地降低非關鍵功能的電壓和時脈速度。但隨著半導體節(jié)點變得更先進，晶片中填入更多的電晶體，一種所謂「暗場矽晶」(dark silicon)的概念──大部份的晶片在需要使用以前均處于斷電狀態(tài)──這或許會是未來半導體的先驅(qū)設計理念。
“在未來更先進的制程節(jié)點，如22nm，SoC將整合進更多能同時導通的電晶體。”Rambus公司CTO Ely Tsern表示，“暗矽的概念就是在晶片上制作許多特殊用途的功能，但在任何時刻都只啟動所需的功能，讓其它功能則保持黑暗的斷電狀態(tài)，什么事也不做。” 英特爾在晶片電源管理方面處于領先地位，能夠隨時時詳細地監(jiān)視核心的溫度，允許透過提升時脈(turbo模式)以提高性能或降低速度來節(jié)省功耗。
但并不是所有的電源管理功能都能十分經(jīng)濟地移植到晶片上。事實上，最智慧化的電源管理方案是在晶片上和外部電源管理單元之間劃分任務。“針對外部電源管理存在經(jīng)常性的需求，因為從功率密度來說，能夠加進晶片上的內(nèi)容是有限的。”Enpirion公司CTO兼共同創(chuàng)辦人Ashraf Lotfi表示。
Enpirion公司專門生產(chǎn)獨立式電源管理單元，這些電源管理單元能從處理器接收命令，例如當處理器進入睡眠模式時降低處理器的電壓，當處理器被喚醒時再迅速恢復電壓。
采用3D/光學互連
透過縮短互連線的長度并降低其電線，就能支援更小的驅(qū)動器電晶體，從而降低IC的功耗?？s短互連線長度的傳統(tǒng)方法是增加金屬層，因此目前有些晶片的金屬層多達10層。
然而，互連層設計最新創(chuàng)新成果是三維矽穿孔(TSV)，允許將記憶體晶片堆疊在處理器之上。這種技術將互連長度減少到晶片間的距離，因此不需要大功耗的驅(qū)動電晶體和長的印刷電路板互連線。然而，TSV的經(jīng)濟性比較差，目前大多數(shù)晶片制造商的TSV時程都處于延后狀態(tài)。
“雖然矽穿孔(TSV)確實可透過縮短走線長度來降低功耗，但這是一種成本非常高的解決方案。”TI公司的Greenhill表示，“為了更具經(jīng)濟性，TSV需要能夠彌補其它不足(如介面性能)，才能讓它的成本較為合理。”
賽靈思公司(Xilinx nc.)是一家非常瞭解如何為TSV成本/性能取得平衡的公司，該公司正提供第一款使用TSV的商用晶片。相較于在PCB板上焊接獨立元件的方式，賽靈思公司采用這種具成本效益的方案不僅能降低晶片功耗，同時也提升了性能。此外，它還可為賽靈思公司的客戶降低BOM成本，賽靈思公司資深總監(jiān)Ephrem Wu表示。靈思公司透過使用矽中介層(interposer)回避了在PCB板上焊接各個FPGA的問題。這種矽中介層可在單一封裝內(nèi)互連4個高密度的FPGA。
這種技術不僅能提升性能，還能使功耗降低到19W，相形之下，傳統(tǒng)的PCB解決方案功耗還高達112W。另外一種前端技術是使用光學收發(fā)器。例如，IBM公司的Power7超級電腦使用從傳統(tǒng)光學元件產(chǎn)生的板載光子互連。未來的晶片很可能使用Kotura公司和其它公司提供的專用光學解決方案，將光子功能轉(zhuǎn)移到能夠附加處理器與記憶體晶片的微型光學晶片上。
“我們的低功耗矽鍺元件整合了透鏡、濾波器、調(diào)變器以及你需要的所有其它光學元件于單顆晶片上。”Kotura公司行銷副總裁Arlon Martin指出。
Kotura 公司的矽光子制程使其得以將大約香煙盒大小約1萬美元的傳統(tǒng)光學收發(fā)器單元整合進最新款iPhone大小的500美元封裝中，使用的功耗更低4至20倍。 Kotura公司還展示該公司的SiGe收發(fā)器可透過堆疊式CMOS晶片間的氣隙傳送光學訊號，最終在堆疊晶片之間形成一個高速、低功耗的光學資料通道，適用于代替PCB走線。
試用新材料
采用更高遷移率的材料也能降低功耗。例如在標準CMOS產(chǎn)品線中已經(jīng)加進了磁性材料，而像碳奈米管和石墨烯等‘神奇’的材料也開始浮出臺面。為了以鐵電 RAM(FRAM)制造嵌入式微控制器，TI在CMOS產(chǎn)品線中增加了磁性材料。從Ramtron International公司獲得授權的FRAM比起快閃記憶體更方便，因為它們既具有非揮發(fā)性，還支援隨機存取。
“與快閃記憶體相較，我們非揮發(fā)性的FRAM在讀寫能耗方面更高效。”TI無線事業(yè)部CTO Baher Haroun指出。Enpirion公司也在其CMOS產(chǎn)品線中導入磁性材料，并計劃于2012年開始為其電源管理晶片制造整合型電感與變壓器。目前，電感和變壓器還無法更經(jīng)濟地整合在必須于高頻作業(yè)的晶片上，但Enpirion公司專有的磁性材料已經(jīng)著眼于解決這方面的問題。
“我們已經(jīng)整合了不同的金屬合金，使我們的磁性材料可在很高的頻率下執(zhí)行作業(yè)，同時還能保持高能效。”Enpirion公司的Lotfi透露。
與此同時，Semiconductor Research公司最近資助了IBM和美國哥倫比亞大學共同進行的一項研究計劃──將電感整合于處理器上。該公司聲稱能透過晶片穩(wěn)壓功能在奈秒級時間內(nèi)調(diào)節(jié)供電電壓，實現(xiàn)工作負載匹配，因而使能耗降幅高達20%。在不遠的將來，CMOS產(chǎn)品線還可能增加的其它近期材料包括砷化銦鎵(InGaAs)。英特爾公司計劃使用InGaAs增強未來三閘電晶體上的通道，據(jù)稱此舉可望使工作電壓降低至0.5V。然而，長期來看，碳奈米管和平面版的石墨烯很可能成為未來超低功耗元件的首選材料。
