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射頻封裝系統(tǒng)

發(fā)布時間:2010-06-22

中心議題:
  • RF射頻系統(tǒng)級封裝
解決方案:
  • SMD電容的焊盤和互連線效應
  • 互連線容差的阻抗特性和引線鍵合電感
  • BBIC和RFIC主時鐘線之間的串擾
RF系統(tǒng)(如蜂窩電話)中通常包含多個集成電路(如基帶ASIC,即BBIC以及RFIC收發(fā)機等),同時還包括大量電感、電容及電阻。以前單個IC是以單芯片的形式進行封裝的,而RCL(電阻電容電感)元件都是分立的,采用表面安裝器件(SMD)的形式進行封裝,然后把所有這些部件組裝在PCB或小型電路板上。

如果所要求的投放市場的時間較短,這種方法會有一定的優(yōu)勢。此外,由于組裝前可以對各單個部件(IC或SMD元件)進行測試,我們對板級組裝產(chǎn)品能夠?qū)崿F(xiàn)正常功能具有足夠的信心。另外,在RF系統(tǒng)中,各類元件采用不同的技術(shù)制作而成,例如BBIC采用CMOS技術(shù)、收發(fā)機采用SiGe和BiCMOS技術(shù)、RF開關采用GaAs技術(shù)等。系統(tǒng)芯片(SOC)的優(yōu)勢是把所有功能整合在同一塊芯片上,但卻受到各種IC技術(shù)的限制,因此不能有效利用上述各項技術(shù)的優(yōu)勢。系統(tǒng)級封裝(SiP)可以對各種不同技術(shù)的不同電、熱和機械性能要求進行權(quán)衡,最終獲得最佳的性能。

由于成本和性能方面的原因,在管芯中使用大量電感和電容是不實際的。使用片外SMD電感通常能夠獲得更好的Q因數(shù),并且片外SMD電感覆蓋了較寬的電感范圍,與典型要求相匹配。由于大去耦電容所占面積過大,把它制作在管芯里將增加成本壓力。我們制作出一種有效的RF系統(tǒng)/子系統(tǒng),并證實把一定量的無源元件按照SMD形式進行封裝的方法在未來幾年中仍是最具吸引力的方法。

板級封裝方法已在業(yè)界廣泛應用,還有一種發(fā)展趨勢是把整體RF系統(tǒng)制作在很小的外形尺寸中。IC尺寸的縮小在技術(shù)方面嚴格遵守摩爾定律(每18個月尺寸縮小一半)的發(fā)展規(guī)律,但在經(jīng)濟方面,為使IC尺寸不斷減小,卻把大量資金投入到新型IC產(chǎn)品的設計和制作中。此外,芯片尺寸的下降對系統(tǒng)面積來說并不十分重要,因為通常情況下,大多數(shù)SiP產(chǎn)品中的有源器件(IC封裝)都不會在電路板中占據(jù)過多的面積。

在典型的RF設計中,60%-70%的系統(tǒng)面積都被無源元件(如RCL、濾波器、平衡-非平衡混頻器)所占據(jù)。為了降低產(chǎn)品的整體尺寸,迫切需要縮小這些無源元件的尺寸。在過去的幾年中,SMD電感和電容的密度得到了明顯改進。目前市場上購買的大都是01005(250μm×125μm本征區(qū)域)SMD電感和電容元件,這種產(chǎn)品對于RF應用來說已經(jīng)足夠了。

那么對于板級設計方法來說,下一階段的發(fā)展方向是什么?可不可以使用這種方法制作出更小外形因數(shù)的SiP產(chǎn)品?使用更小尺寸的SMD無源元件無疑是降低系統(tǒng)整體尺寸的好方法,但是必須以保證成本效益為前提。此時的問題是,01005SMD的組裝成本仍然居高不下(4倍于0201部件),而01005部件所使用的元件價格也相當高(4倍于0201部件)。

以硅技術(shù)為基礎的集成無源器件(IPD)成為另一種可能的解決方案。由于可實現(xiàn)電容和電感的高密度排列,IPD基本上可以提供與較小SMD元件相同的外形因數(shù),并且價格頗具吸引力。然而,如果只集成幾個SMD,使用IPD技術(shù)就不具備什么優(yōu)勢了。但是如果集成到IPD系統(tǒng)中的SMD元件數(shù)超過10個,或者如果RFSiP產(chǎn)品中還要使用其它無源功能電路(濾波器/平衡-非平衡混頻器),IPD解決方案就顯得頗具優(yōu)勢了??傊?,對于濾波器件來說,采用硅IPD方案可使產(chǎn)品縮小2-3倍,而對于平衡-非平衡轉(zhuǎn)換器件來說,采用硅IPD方案可使器件縮小3-4倍,且具有相同的功能特性。

為了尋求01005元件的低成本解決方案,人們把先前板級解決方案中使用的所有部件都集成到單個封裝中(如圖1所示)。這種方法通過把芯片直接連接到襯底上,減少了單個封裝的冗余面積。這種方法的重要作用是縮短了芯片-芯片和芯片-無源元件(RCL/濾波器/平衡-非平衡轉(zhuǎn)換器)之間的互連長度,從而實現(xiàn)了良好的電特性。

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SiP設計比板級方法的互連長度更短?;ミB線的縮短一方面可使電路性能得到改善(降低互連損耗、減少延遲和寄生效應);另一方面可能增大互連線-互連線、元件-元件以及任何“相鄰”元件之間的耦合/串擾。對于板級應用來說這些相互作用不存在問題,因為板級封裝中部件/元件排列的相對較遠。

在通過芯片疊層結(jié)構(gòu)實現(xiàn)數(shù)個IC垂直安裝的3D封裝中,RFSiP應用還要考慮不同芯片之間的串擾。帶有電磁屏蔽(EMI)功能的功率放大器通常進行單獨封裝以保證良好的隔離性。一般情況下不把它們集成在SiP中,本文對此不做討論。在后文中,我們將著重討論SiP產(chǎn)品中常見的問題。

SMD電容的焊盤和互連線效應

雖然01005SMD電容已面市一段時間,但是因為元件價格和組裝成本較高,并沒有成為RFSiP的普遍選擇。我們對帶有焊盤分布和互連線的0201SMD電容進行了研究。

我們可以從不同SMD銷售商那里獲得0201電容的S參數(shù),RFSiP設計師可以從銷售商的產(chǎn)品目錄中選擇所需的SMD電容(例如10pF)。此外,供應商還提供SMD元件的低頻(接近DC)電容值。由于存在寄生效應,不同頻率下獲得的等效電容與接近DC頻率下獲得的電容不同。因此RFSiP設計師必須對電容能否滿足其應用頻段(如2.4GHz)進行檢測。最好的檢測方式是把銷售商提供的S參數(shù)值用于系統(tǒng)級模擬過程,從而對其進行鑒定。

電路原理圖和與其相對應的實際電路之間的主要差異在于,實際電路/布線中表示出了連接和支撐SMD的互連和焊盤(附加部分)。在RF頻率下(如2.5GHz),這些附加部分可能對電容產(chǎn)生“失調(diào)”作用,這種作用不容忽視。圖2給出了這種現(xiàn)象的實例。0201元件的焊盤位于頂層(M1),它比本征0201占用面積稍大,從而保證較高的組裝成品率。第二層(M2)通常為固體接地平面層,M1和M2之間是介質(zhì)層,其厚度值具有一定的范圍要求。當介質(zhì)層厚度從150.0μm向100.0μm和60.0μm轉(zhuǎn)變時,焊盤電容從77.8fF向90.6fF和113.0fF轉(zhuǎn)變。如果把這些焊盤用于1.0pFSMD電容,包括焊盤電容在內(nèi)的整體電容值將增大11.3%(使用60.0μm介質(zhì)),這個增大后的電容足以對RF電路的功能起到微調(diào)作用。


互連線的長度對BBIC封裝或大多數(shù)低頻應用來說不會產(chǎn)生明顯的影響,但對RF應用影響較大,在RFSiP設計中需要對此重點加以考慮。在電磁(EM)模擬過程中應關注互連線(長度和寬度)的電效應。但是對于SiP產(chǎn)品來說,由于使用了大量的焊盤和互連線,在進行整體封裝模擬時,所有焊盤都被當作總端口。這種多端口模擬通常需要大量內(nèi)存,并需要長時間才能完成。

圖3是RF頻段下單個SMD焊盤的互連線長度對電容影響的簡單實例。在這種情況下,3.0pFSMD電容的一個電極連接在M2層上,形成接地電容。100.0μm寬的互連線與另一個電極連接在一起。在2.5GHz頻段下,1.0mm長的互連線可使SMD電容器的等效電容增長到4.9pF(增大了63%)。當然,互連線越短,等效電容與本征電容(3.0pF)的值就越接近。然而,通常使用長互連線連接SMD元件是不可避免的。在這種情況下,考慮互連線對電容的影響就顯得異常重要(有時把這種方法稱為對電容的微調(diào)),否則SiP將無法正常工作。

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除互連線長度之外,互連線的寬度也會對RF電容產(chǎn)生影響。在襯底的制作過程中,線寬通常會發(fā)生變化(舉例來說,與設計寬度相比,實際線寬的變化范圍為±10.0μm~±15.0μm)。如圖4所示,如果設計的互連線為1.0mm長,60.0μm寬,實際卻達到40.0μm寬,在2.5GHz下等效電容變化將達到5.3%(以3.0pF接地SMD電容為例)。如果把這種SMD電容用于濾波器中,對于RF應用來說,電容值5.3%的變化將導致約2.7%的頻移。我們必須對RF應用中含有SMD電容的RFSiP模塊的襯底制造容差進行細致研究。


具有互連線容差的阻抗特性和引線鍵合電感

在RFSiP中,RF溝道中通常要使用差分方式。大多數(shù)收發(fā)機和LNA采用差分輸入/輸出信號模式,從而獲得更好的噪聲抑制特性。由于需要額外的空間,以保證特定互連線的寬度和間隔,并保持互連線與接地屏蔽/平面之間的距離,因此在封裝產(chǎn)品中這些平行互連線的排列技術(shù)極具挑戰(zhàn)性。線寬/間隔容差對差分對的阻抗特性具有極大的影響。如果不能很好地控制這一容差,結(jié)果仍將顯示出差分信號特性,但回程損耗和插入損耗將極大地增大,從而不再具有良好的匹配特性。

圖5顯示了鍵合引線電感是如何影響差分對連線的插入損耗的。在實例中,100.0Ω差分對的長度為2.0mm。假設差分對的一端使用引線鍵合方式與RFIC連接,并把直接與引線長度相關的電感(L)設為可變值。正像回程損耗曲線圖表示的那樣,加上引線鍵合電感可使差分對偏離100.0Ω這一匹配條件,結(jié)果使插入損耗增大。在5.0GHz下,0.5nH、1.0nH和1.5nH引線電感的插入損耗分別為0.2dB、0.5dB和1.2dB。即使達到極高的頻率,疊層上的差分對本身仍具有良好的阻抗匹配特性。

這一點也在圖5(L=0nH的情況下)中表示出來,回程損耗在頻率高達10.0GHz時保持良好,這表明100.0Ω差分對本身具有良好的匹配和低損耗特性。顯然,在高頻RFIC應用中,引線鍵合損耗成為顯著的問題。為了克服這一阻抗失配問題,RFIC和封裝設計師應協(xié)同工作,尋找與特定芯片阻抗相匹配的封裝形式。這樣可能出現(xiàn)非標準差分對設計,但是該設計將與引線鍵合芯片非常匹配。


對于高頻RF封裝來說,倒裝芯片解決方案可實現(xiàn)最小的互連電感,從而獲得期望的優(yōu)良性能(低損耗、良好匹配)。但是用于引線鍵合結(jié)構(gòu)中的RFIC設計不能直接用于倒裝芯片產(chǎn)品,即使使用了RDL(重新分布層)也是如此,主要是因為RFIC中的電感在倒裝芯片結(jié)構(gòu)中所處的環(huán)境條件與引線鍵合結(jié)構(gòu)中截然不同。

BBIC和RFIC主時鐘線之間的串擾

把BBIC和RFIC封裝在單個封裝系統(tǒng)(SiP)中時,BBIC和RFIC信號可能出現(xiàn)相互干擾。根據(jù)傅立葉分析法,BBIC(假如在20.0MHz或40.0MHz時鐘速度下)中的主時鐘信號線將產(chǎn)生高頻信號作用。以40.0MHz時鐘速率為例,其傅立葉級數(shù)到第60位時的頻率為60×40=2400MHz,符合WiFiRFIC(2.4GHz-2.5GHz)通帶的范圍。由于主時鐘線路通常與BBIC中幾個電路元件相連接以獲得功能性,因此靠近RF電路的可能性很大。在這種情況下,RF電路可能成為主時鐘信號的受害者,而產(chǎn)生于時鐘線的耦合信號將變成噪聲,不僅可能增大RF電路的噪聲系數(shù),還可能降低RF電路的選擇性。

為了對主時鐘線和RF元件之間的相互作用進行分析,把壓控振蕩器(VCO)中使用的RF電感(6.0nH)放置在穿通多層襯底的時鐘互連線附近(圖6)。我們在這個研究中使用的互連線長為2.0mm。當VCO電感和互連線之間的橫向距離(d)大于0.5mm時,產(chǎn)生的耦合信號將小于-80.0dB。耦合信號的實際要求由SiP系統(tǒng)級電設計決定。

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3D疊層芯片解決方案中主時鐘線與RFIC之間的串擾


使用疊層芯片法可以縮小封裝的整體面積,這種方法已廣泛應用于幾種復合器件封裝中:存儲器與控制器、存儲器與DSP以及其它數(shù)字應用。這種方法可以用于RFSiP封裝中嗎?在回答這個問題之前,我們應先了解RFIC的特殊性。

RF電路對任何鄰近的東西都非常敏感。正如我們了解的那樣,附近的接地面或互連線都會影響RF電感值,從而影響RFIC的特性。在某種程度上,RF電路通常成為其它鄰近元件的受害者。

舉例來說,在疊層芯片結(jié)構(gòu)中如果只使用BBIC和RFIC,它們之間的垂直距離只是BBIC或RFIC的厚度。正如我們了解的那樣,在大多數(shù)應用中扁平封裝外形通常都是優(yōu)良的品質(zhì)因數(shù)。因此,芯片的厚度受到限制。在這種扁平外形封裝中,使BBIC和RFIC之間保持良好的隔離并不是件容易的事。

為了在BBIC和RFIC器件之間實現(xiàn)最佳隔離特性,可以在它們之間使用一個金屬屏蔽層。但是這種方法將帶來意想不到的問題。首先,金屬屏蔽可能影響RFIC的性能,對我們所期待的響應產(chǎn)生潛在的“失調(diào)”作用。RFIC設計過程中應對金屬屏蔽效應產(chǎn)生足夠的重視,使之在后續(xù)的SiP疊層芯片結(jié)構(gòu)設計中不再出現(xiàn)問題。因此IC設計師和封裝設計師在IC設計之前就應多方溝通。第二,增加金屬屏蔽層可能增加組裝成本,從而增加產(chǎn)品的最終成本。在今天這種成本導向市場的時代,只有降低成本才能獲得高優(yōu)先權(quán)。

圖7給出了BBIC和RFIC采用SiP(為簡單起見,實例中未表示SMD元件)疊層芯片結(jié)構(gòu)的實例。在這個實例中未使用金屬屏蔽層,使用環(huán)氧芯片粘接材料把BBIC直接堆疊在RFIC上。就像前文提到的那樣,BBIC中的主時鐘信號(20.0MHz或40.0MHz)包含一些高頻成分,落在RF芯片通帶的范圍內(nèi)。如果BBIC中時鐘互連線和RF芯片之間沒有保持足夠的隔離,特別是在VCO電感中,主時鐘信號可能使RF電路產(chǎn)生噪聲,降低RF芯片的選擇性。


圖8表示了BBIC和RFIC電感之間的耦合強度(未使用隔離層)。假設BBIC和RFIC的厚度為250.0μm時,對VCO電路中的3nH電感進行了研究。BBIC中主時鐘的互連線設置為1.2mm長。根據(jù)模擬結(jié)果,當橫向距離(S)為100.0μm時,2.5GHz下的隔離為-35dB。這一隔離值對大多數(shù)RF應用來說是不夠的。當橫向距離為700.0μm時,隔離值提高為-50dB,這個值對大多數(shù)RF應用來說仍然不夠。為保證VCO電感的性能,位于BBIC電感上方的主時鐘不能使用長互連線。根據(jù)以上分析,我們還應對RFSiP使用的疊層芯片法做進一步研究,從而判斷BBIC和RFIC器件之間出現(xiàn)嚴重相互干擾的可能性。

RFSiP技術(shù)為更小外形因數(shù)RF產(chǎn)品的發(fā)展鋪平了道路。除了板級封裝和SiP方法存在的共性問題(互連線長度和寬度、SMD焊盤寄生效應、阻抗匹配等)以外,SiP產(chǎn)品還存在一些特殊問題或擔憂,在成功實現(xiàn)這種產(chǎn)品之前必須解決這些問題。在板級封裝中,一旦每塊電路/元件的功能正常,整個系統(tǒng)就可以正常工作,因為單個部件在系統(tǒng)中與它們單獨工作時的狀況基本相同。

對于SiP來說,當所有的部件被擠進狹小的區(qū)域,并且在疊層中采用致密布線時,肯定會出現(xiàn)更多的串擾,從而使RF電路響應出現(xiàn)“失調(diào)”。因為涉及到多種不同的技術(shù),需要建立通用模擬平臺,從而進行系統(tǒng)級鑒定。芯片電路設計(引腳排列等)和SiP設計技術(shù)應并行發(fā)展,特別是在早期設計階段,這樣才能在芯片和SiP要求之間進行權(quán)衡,避免在后序形成系統(tǒng)時出現(xiàn)電沖突問題。
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