第一章：PCB的EMC設計

1、PCB 設計的EMC 思想

根據筆者從事硬件、EMC、PCB設計的多來積累的經驗來看，要設計出一塊EMC、SI性能優(yōu)越的PCB板，難度不大，但是PCB工程師必須在PCB設計深深地融入如下思想與意識，或者說要敬畏如下規(guī)則：

（1）“回流路徑”要控制

信號從本質上說，就是環(huán)路，即從源到目標（信號線），然后返回到源（返回路徑），否則就形成不了信號或電磁干擾（基爾霍夫定理）。

信號或電流從最低阻抗的路徑返回到源，由于回流路徑（電源平面）存在ESL、ESR，導致低頻信號、高頻的返回路徑迥然不同：

A）如果返回路徑的阻抗大于377歐，信號就會通過空間返回（形成對外的電磁干擾）；
B）如果信號線與其返回路徑形成的“環(huán)路”面積過大，就容易向外輻射電磁干擾，或接收到外部的電磁場（法拉第電磁感應原理），也就是說，該信號的抗干擾（如靜電ESD、輻射抗擾度RS）性能差，對外的電磁騷擾過大（RE）；
C）多條信號的返回路徑相同，會形成串擾（相互干擾）；
D）信號環(huán)路的增大，其ESL相應增加，導致信號產生振蕩、過沖等信號完整性問題。

（2） “特征阻抗”不能突變

作為PCB或硬件工程師，一定要有如下思想：“特征阻抗”是什么？哪些因素影響“特征阻抗”？“特征阻抗”變化會給EMC與SI帶來什么危害？

（3）識別與控制PCB板上的電磁干擾

A）PCB板上的電磁干擾源有哪些？（電流或電壓急劇變化部件，如晶振、總線驅動器、開關電源，以及外部線纜的連接端口、電源輸入）；
B）PCB板上的敏感器件或走線有哪此？（低壓CPU、晶振、復位信號、開關控制信號、AD芯片）；
C）控制電磁干擾的流向。讓電磁干擾盡可能的低阻抗返回到源：如將外部線纜耦合到的電磁干擾，低阻抗的返回到大地，避免其流向敏感電路或器件；規(guī)避晶振的高速諧波通過空間或其他信號線返回到源；通過高頻濾波電容，控制邏輯器件開關切換時產生的同步開關噪聲，防止其干擾共用電源系統(tǒng)的其他器件工作。

PCB板中的電磁干擾的流向控制技術，主要有濾波（電容、磁珠、瞬態(tài)抑制）、地線隔離等。

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2、PCB 中EMC 設計的重要性

PCB是EMC技術中最值得探討的部分。它不僅是設備工作頻率最高的部分，同時，也是電平最低、對電磁騷擾最為敏感的部分。PCB的EMC設計中，實際上已經包含了接地設計、去耦/旁路設計、串擾屏蔽等EMC設計知識。EMC設計良好的PCB，不但可以降低流過干擾共模電流時產生的壓降，同時也是減小環(huán)路的重要手段，因此，一個有著良好去耦與旁路設計PCB的設備相當于有一個健壯的“體格”。

PCB板是電子產品最基本的部件，也是絕大部分電子元器件的載體。當一個產品的PCB板設計完成后，可以說其核心電路的騷擾和抗擾特性就基本已經確定下來了，要想再提高其電磁兼容特性，就只能通過接口電路的濾波和外殼的屏蔽來“圍追堵截”了，這樣不但大大增加了產品的后續(xù)成本，也增加了產品的復雜程度，降低了產品的可靠性?？梢哉f一個好的PCB板可以解決大部分的電磁騷擾問題，只要在接口電路排板時適當增加瞬態(tài)抑制器件和濾波電路就可以同時解決大部分抗擾度和騷擾問題。

在PCB布線中增強電磁兼容性不會給產品的最終完成帶來附加費用。如果，在PCB板設計中，產品設計師往往只注重提高密度，減小占用空間，制作簡單，或追求美觀，布局均勻，忽視了線路布局對電磁兼容性的影響，使大量的信號輻射到空間形成騷擾。那么這個產品將導致大量的EMC問題。

在很多例子中，就算加上濾波器和元器件也不能解決這些問題。到最后，不得不對整個板子重新布線。因此，在開始時養(yǎng)成良好的PCB布線習慣是最省錢的辦法。

3、PCB 設計的EMC 基礎知識

部分電磁兼容的基礎知識，是優(yōu)秀的PCB工程師需要了解或掌握的，主要如下：電磁兼容、電磁場與電磁波、高速電路設計、信號完整性、電源完整性、數字電路、模擬電路、高頻電路原理、開關電源等。

第二章 PCB 設計的EMC 原則

1、整體布局

（1）高速、中速、低速電路要分開；
（2）強電流、高電壓、強輻射元器件遠離弱電流、低電壓、敏感元器件；
（3）模擬、數字、電源、保護電路要分開；
（4）多層板設計，有單獨的電源和地平面；
（5）對熱敏感的元件（含液態(tài)介質電容、晶振）盡量遠離大功率的元器件、散熱器等熱源。

備注：嚴禁遵循“干擾的流向控制”原則，即防止板內相互干擾，阻止板內電磁干擾耦合到I/O端口；將耦合到電路板的外部電磁干擾，低阻抗的、就靠泄放到大地（或機殼PG）。

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2、疊層

（1）至少有一個連續(xù)完整的地平面控制關鍵信號的阻抗和信號質量；
（2）電源和地平面盡可能地靠近放置，提高電源噪聲的高頻濾波效果；
（3）疊層盡量避免兩個信號層相鄰，如果相鄰加大兩個信號層的間距；
（4）避免兩個電源平面相鄰，特別是由于信號層鋪電源而導致的電源平面相鄰；
（5）好的疊層能做到對阻抗的有效控制；
（6）外層建議鋪地。

備注：增加PCB的電源或地平面，非常有利于信號環(huán)路或特性阻抗的控制，因此，該措施一直以來，被經驗豐富的工程師視為解決EMC和SI、PI的殺手锏。

3、整體布線

（1）關鍵信號線走線（返回路徑）避免跨分割（參考平面）；
（2）關鍵信號線走線“換層，不換參考平面”；
（3）關鍵信號線走線不要人為的繞長；
（4）關鍵信號線是遠離邊沿和接口；
（5）相同功能的總線要并行走、中間不要夾叉其它信號；
（6）晶振、開關電源等高頻干擾源下面不允許走線；
（9）接收和發(fā)送信號要分開走，不能互相夾叉；
（10）非關鍵信號線換層或其返回路徑跨分割（不可規(guī)避）時，必須使用過孔或10nF的濾波電容，控制其高頻返回路徑；
（11）高速信號線走線的寬度不能突變。

備注：關鍵信號一般為高速信號、周期性信號或晶振、復位信號、開關控制信號等。PCB工程師必須熟悉。

4、電容和濾波器件

（1）高頻濾波電容務必要靠近電源管腳放置，而且容值越小的電容要越靠近電源管腳；
（2）EMI濾波器要靠近芯片電源的輸入口；
（3）原則上每個電源管腳一個0.1uf以下的高頻濾波電容、一個集成電路一個或多個10uf大電容（儲能或旁路電容），可以根據具體情況進行增減；
（4）電源系統(tǒng)的儲能或旁路電容，有利于提高電源系統(tǒng)的抗干擾性能或電源完整性，如條件允許，可在PCB板上均勻的布置一些。

備注：PCB工程師必須了解各種電容的高頻特性與濾波原理，掌握高頻濾波電容布置與走線技巧（降低ESL）。

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5、隔離和防護

（1）浪涌抑制器件（TVS管、壓敏電阻）對應的信號走線要短、粗（一般15 mil以上）；
（2）不同接口之間的走線要清晰，不要互相交叉；
（3）接口線到所連接的保護和濾波器件要盡量短；
（4）接口線必須要經過保護或濾波器件再到信號接收芯片；
（5）金屬連接器的固定孔接到保護地（機殼地PG）；
（6）變壓器、光耦等前后的地分開；
（7）連接到機殼上的定位孔、扳手等沒有直接接到信號地上。

6、其他原則

（1）電源平面比地平面內縮“20H”（H為電源和地平面的距離）；
（2）電源平面比地平面內縮40mil以上，并間隔150mil打地過孔；
（3）布線是盡量避免的STUB線；
（4）保護地（機殼地PG）和信號地之間的間距大于80mil；
（5）DC48V的爬電間距是否為80mil以上；
（6）AC220V的爬電間距最少為300mil；
（7）差分布線可以抑制共模干擾；
（8）跨分割的線是否進行了合適的處理；
（9）敏感的信號線是否采用包地處理。

備注：產品的“安規(guī)”性能、電源完整性，基本上控制在PCB工程師的手中。

第三章 PCB設計的EMC案例

1、接口與保護

（1）走線通流量

有雷擊浪涌測試（帶有防雷型TVS管、陶瓷氣體放電管）要求的I/O端口，信號線的通流量要足夠，走線原則上要求：﹥15mil/1盎司。

（2）走線的順序

走線遵循“防護+濾波+接口芯片”，即信號線先“走到”防護器件（如TVS管、保險絲），然后通過電容、電阻等濾波，最后才連接到需要防護的器件。
嚴禁外部干擾未經防護或濾波器件的瞬態(tài)抑制或濾波，到達接口芯片。

防護或濾波器件的泄放引腳，必須低阻抗的連接到機殼地（PG）或數字地（GND）。

（3）器件的擺放

消除“側擊”（空間放電）：易受ESD干擾的器件，如NMOS、CMOS器件等，盡量遠離易受ESD干擾的區(qū)域100mil以上（如單板的邊緣區(qū)域、金屬連接器外殼），防止外部電磁干擾，通過上述部位側擊到敏感器件。

防止內部干擾外泄：晶振等高頻干擾源，必須遠離板邊或金屬連接器1 inch以上；須防止外部電磁干擾“繞開”防護或濾波器件（含信號線上的電阻），側擊到敏感或接口芯片。

備注：接口是EMC設計的重中之重，解決了接口（信號端口、電源端口）問題，也等于解決了產品絕大多數EMC問題。

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2、時鐘與晶振

（1）晶體、晶振和時鐘分配器與相關的IC器件要盡量靠近；
（2）時鐘電路的濾波器(盡量采用“π”型濾波)要靠近時鐘電路的電源輸入管腳；
（3）有源晶振輸出串接電阻和并聯(lián)電容；
（4）時鐘分配器沒用的輸出管腳通過電阻接地；
（5）晶體、晶振和時鐘分配器的布局要注意遠離大功率的元器件、散熱器等發(fā)熱的器件；
（6）晶振、周期性信號遠離板邊和接口器件1 inch以上；
（7）有金屬外殼的晶體，其外殼須與表層的局部地相連；
（8）時鐘電路的電源加寬，并有濾波電路；
（9）超過1 inch的時鐘線走內層；
（10）走內層的時鐘線在表層的走線<50mil；
（11）嚴禁時鐘走線換層時更換“參考平面”，以及返回路徑跨分割；
（12）時鐘線是否采用立體包地；
（13）時鐘相關芯片（如晶振、晶體）在表層有局部的地平面包繞，該地平面通過多個過孔與地層相連；
（14）時鐘線與其它信號線的間距達到5W（W為線寬）；晶振、晶體下放原則上不允許走其他信號線，尤其是I/O線。

3、開關電源

（1）開關電源（含開關電源芯片，下同）遠離ADDA轉換器、模擬器件、敏感器件、時鐘器件；
（2）開關電源布局要緊湊，輸入輸出要分開，防止輸入輸出之間的串擾；
（3）嚴格按照原理圖的要求進行布局，不要將開關電源的高頻濾波（0.1uf以下）電容隨意放置。

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