【導(dǎo)讀】數(shù)字設(shè)計(jì)人員可能非常熟悉在模數(shù)轉(zhuǎn)換器 (ADC) 和邏輯設(shè)備之間路由高速數(shù)字線(xiàn)路的挑戰(zhàn)。必須非常小心，以確保高速走線(xiàn)之間有足夠的間距，并確保數(shù)字信號(hào)不跨越模擬邊界。不良布局將導(dǎo)致數(shù)字開(kāi)關(guān)噪聲反饋到 ADC 的模擬輸入中，從而降低整體系統(tǒng)性能。
數(shù)字設(shè)計(jì)人員可能非常熟悉在模數(shù)轉(zhuǎn)換器 (ADC) 和邏輯設(shè)備之間路由高速數(shù)字線(xiàn)路的挑戰(zhàn)。必須非常小心，以確保高速走線(xiàn)之間有足夠的間距，并確保數(shù)字信號(hào)不跨越模擬邊界。不良布局將導(dǎo)致數(shù)字開(kāi)關(guān)噪聲反饋到 ADC 的模擬輸入中，從而降低整體系統(tǒng)性能。
由于電路板空間非常寶貴，而 FPGA 引腳是一種寶貴的商品，因此串行數(shù)據(jù)轉(zhuǎn)換器接口相對(duì)于并行接口的優(yōu)勢(shì)顯而易見(jiàn)。ADC 中使用的高速數(shù)字?jǐn)?shù)據(jù)的典型串行通信需要三對(duì)傳輸線(xiàn)用于低壓差分信號(hào) (LVDS)，其中一對(duì)用于數(shù)據(jù)本身。
為了準(zhǔn)確收集這些數(shù)據(jù)，需要一個(gè)數(shù)據(jù)時(shí)鐘。為了建立數(shù)據(jù)樣本邊界，幀對(duì)齊也需要幀時(shí)鐘。對(duì)于高速 ADC，對(duì)齊數(shù)據(jù)時(shí)鐘、幀時(shí)鐘和數(shù)據(jù)通常需要發(fā)送器和接收器中的延遲鎖定環(huán) (DLL) 以正確對(duì)齊數(shù)據(jù)時(shí)鐘。這種對(duì)準(zhǔn)在千兆赫速度下變得非常困難。終，這種 6 線(xiàn)串行傳輸方法通常不會(huì)在 1.2 GHz 以上完成，從而限制了 ADC 的速度或其分辨率。
8B/10B 編碼初由 IBM 于 1980 年代發(fā)明，消除了對(duì)幀時(shí)鐘和數(shù)據(jù)時(shí)鐘的需要，這使得在 2 GHz以上的頻率下實(shí)現(xiàn)單傳輸線(xiàn)對(duì)通信成為可能（圖1 ）。
圖 1：傳統(tǒng)串行與 8B/10B 編碼
8B/10B 編碼的獨(dú)特特性允許將數(shù)據(jù)時(shí)鐘嵌入數(shù)據(jù)本身，并通過(guò)初始幀同步以 COMMA 字符維護(hù)幀。
直到近才制定了規(guī)范，定義了標(biāo)準(zhǔn)化數(shù)據(jù)轉(zhuǎn)換器編碼接口實(shí)現(xiàn)所需的協(xié)議和電氣特性。JEDEC 規(guī)范 JESD204 支持新一代更快、更準(zhǔn)確的串行 ADC，例如 Linear Technology 的 LTC2274、16 位、105 Msps ADC。
與典型的 6 線(xiàn)串行傳輸相比的優(yōu)勢(shì)
8B/10B 編碼數(shù)據(jù)對(duì)時(shí)鐘恢復(fù)電路很友好，因?yàn)樗哂杏纬涕L(zhǎng)度限制。它還適用于交流耦合，因?yàn)樗侵绷髌胶獾摹?B/10B 編碼涉及將 8 位八位字節(jié)轉(zhuǎn)換為 10 位代碼組。在每個(gè)代碼組中，1 和 0 的數(shù)量之差絕不會(huì)超過(guò)兩個(gè)。通過(guò)監(jiān)測(cè)連續(xù)代碼組中 1 和 0 的數(shù)量，計(jì)算出運(yùn)行差異。
發(fā)送器和接收器使用此差異對(duì)數(shù)據(jù)進(jìn)行編碼和解碼。對(duì)于每個(gè)輸入八位字節(jié)，有兩個(gè)可能的 10 位輸出代碼。要傳輸?shù)拇a的選擇取決于運(yùn)行差異，旨在保持 1 和 0 的平均數(shù)量相等。8B/10B 編碼的這一特性確保信號(hào)的直流偏移為零。
一旦數(shù)據(jù)被編碼，它就會(huì)被序列化并傳輸，從個(gè)代碼組的零位開(kāi)始。JESD204 規(guī)范要求個(gè)代碼組對(duì)應(yīng)于數(shù)據(jù)的有效字節(jié)。第二個(gè)代碼組對(duì)應(yīng)于數(shù)據(jù)的有效字節(jié)。這兩個(gè)代碼組組合在一起構(gòu)成一幀數(shù)據(jù)，構(gòu)成來(lái)自 16 位 ADC 的一個(gè)樣本（圖 2）。
圖 2：使用 8B/10B 編碼的一個(gè)傳輸幀的演變
例如，LTC2274 以 105 Msps 采樣，編碼后產(chǎn)生以 2.1 Gbps 傳輸?shù)拇袛?shù)據(jù)流。在此速度下，8B/10B 編碼及其獨(dú)特的特性使得通過(guò) 2 線(xiàn)接口可靠地傳輸串行數(shù)據(jù)成為可能。
幀同步
盡管可以使用 PLL 從數(shù)據(jù)流中恢復(fù)時(shí)鐘，但接收器仍然需要確定幀邊界的位置。JESD204 標(biāo)準(zhǔn)定義了一個(gè)同步過(guò)程，用于在發(fā)送器和接收器之間建立初始幀對(duì)齊。當(dāng)接收器需要同步時(shí)，它將通過(guò)激活 ADC 的同步輸入來(lái)請(qǐng)求此操作。然后，ADC 將傳輸一系列預(yù)定的 8B/10B 控制符號(hào)，也稱(chēng)為 COMMA 字符，因此接收器可以識(shí)別幀邊界。
JESD204 規(guī)范將 K28.5 控制符號(hào)指定為用于初始同步的逗號(hào)。當(dāng) LTC2274 接收到同步請(qǐng)求時(shí)，將發(fā)送一系列 K28.5 COMMA 字符，直到接收器接收到至少四個(gè)有效的 K28.5 代碼組，之后接收器將取消置位同步請(qǐng)求信號(hào)。在停用同步請(qǐng)求后，LTC2274 將繼續(xù)發(fā)送同步前同步碼，直到幀結(jié)束。
在下一幀開(kāi)始時(shí)，LTC2274 將發(fā)送數(shù)據(jù)字符。這可確保數(shù)據(jù)始終以相同的方式開(kāi)始，個(gè)代碼 組與有效八位組相關(guān)聯(lián)，第二個(gè)代碼 組與有效八位組相關(guān)聯(lián)（圖 2）。通過(guò)使用這些 COMMA 字符對(duì)齊數(shù)據(jù)，就不再需要幀時(shí)鐘。通過(guò)使用同步和運(yùn)行長(zhǎng)度受限的 8B/10B 編碼，可以在不使用位時(shí)鐘或幀時(shí)鐘的情況下進(jìn)行串行傳輸。
使用 8B/10B 編碼的另一個(gè)優(yōu)點(diǎn)是它是直流平衡的。這是因?yàn)檫\(yùn)行差異用于在兩個(gè)交替代碼組上保持相等數(shù)量的 1 和 0，因此信號(hào)的 DC 平均值在統(tǒng)計(jì)上為零。這允許單對(duì)傳輸線(xiàn)與變壓器、光耦合器、隔直電容器和其他高通設(shè)備一起使用。
加擾
JESD204 規(guī)范還概述了一種可選的加擾器，該加擾器可在數(shù)據(jù)編碼傳輸之前對(duì)數(shù)據(jù)進(jìn)行加擾。這有助于避免高速串行傳輸時(shí)可能出現(xiàn)的不需要的頻譜峰值。通過(guò)加擾數(shù)據(jù)，編碼的八位字節(jié)與數(shù)據(jù)無(wú)關(guān)，這將消除某些數(shù)據(jù)相關(guān)信號(hào)可能出現(xiàn)的頻譜假象。
使用 1+x 14 +x 15多項(xiàng)式對(duì)數(shù)據(jù)進(jìn)行加擾 。這種偽隨機(jī)模式每 2 15 -1 個(gè)周期重復(fù)。這種多項(xiàng)式加擾方案的本質(zhì)是它可以與自同步解擾器一起使用。FPGA必須有一個(gè)解擾算法來(lái)解擾8B/10B解碼器之后的數(shù)據(jù)。這種加擾功能被設(shè)計(jì)到 LTC2274 中作為一個(gè)選項(xiàng)，可以在某些情況下提高性能。
幀對(duì)齊監(jiān)控
可能需要定期檢查數(shù)據(jù)的同步。如果接收器以正常方式向發(fā)射器請(qǐng)求同步模式，則將丟失與發(fā)射器發(fā)送同步前同步碼相關(guān)聯(lián)的數(shù)據(jù)。為防止這種數(shù)據(jù)丟失，JESD204 規(guī)范定義了另一種幀對(duì)齊方法，LTC2274 通過(guò)其幀對(duì)齊監(jiān)控 (FAM) 模式提供這種方法。此模式允許檢查同步，而不會(huì)丟失數(shù)據(jù)，也不會(huì)在 ADC 上斷言同步請(qǐng)求輸入。JESD204 標(biāo)準(zhǔn)定義了兩種幀對(duì)齊監(jiān)控方法（圖 3）。
圖 3：數(shù)據(jù)再同步的幀對(duì)齊監(jiān)控模式
種幀對(duì)齊模式發(fā)生在數(shù)據(jù)未被加擾時(shí)。當(dāng)前幀第二碼組與上一幀第二碼組相等時(shí)，當(dāng)前碼組被K28.7替換。然后接收方負(fù)責(zé)將 K28.7 八位位組替換為先前樣本中的八位位組（圖 3）。如果第三個(gè)第 2個(gè) 數(shù)據(jù)八位字節(jié)等于前兩個(gè)，則將傳輸實(shí)際的八位字節(jié)。這種幀對(duì)齊模式高度依賴(lài)于數(shù)據(jù)，并且不能保證在任何時(shí)間長(zhǎng)度內(nèi)發(fā)生。
第二種幀對(duì)齊模式發(fā)生在數(shù)據(jù)八位位組在編碼之前被加擾時(shí)。每當(dāng)任何幀的第 2個(gè) 代碼組等于 D28.7 時(shí)，它將被 K28.7 替換。然后接收器需要用正確的數(shù)據(jù)字符 D28.7 替換 K28.7。由于擾碼器的效果是隨機(jī)的，因此這種幀對(duì)齊方法對(duì)數(shù)據(jù)的依賴(lài)性較小。從統(tǒng)計(jì)上講，K28.7 應(yīng)該在每 256 幀中出現(xiàn) 1 次。
無(wú)論哪種方式，如果在個(gè)八位字節(jié)中找到控制字符K28.7，則可以確定存在錯(cuò)誤 。如果發(fā)生這種情況，接收器可以重新對(duì)齊幀或激活同步請(qǐng)求信號(hào)以與發(fā)送器重新同步。在不啟動(dòng)同步請(qǐng)求的情況下重新對(duì)齊幀時(shí)，K28.7 應(yīng)始終出現(xiàn)在第二個(gè)代碼組中。如果在任何其他位置找到，則以下代碼組將表示下一幀的個(gè)代碼組的開(kāi)始。此功能允許數(shù)據(jù)重新同步，而不會(huì)丟失來(lái)自 ADC 的數(shù)據(jù)。
如果接收到的數(shù)據(jù)移動(dòng)了一個(gè)或多個(gè)位，這將導(dǎo)致無(wú)效的 8B/10B 代碼組。然后接收器應(yīng)重新聲明幀同步請(qǐng)求信號(hào)，這將導(dǎo)致發(fā)送器發(fā)送 COMMA 字符流。如果數(shù)據(jù)偏移了整個(gè)代碼組，則可以使用幀對(duì)齊監(jiān)控來(lái)檢測(cè)此偏移。整個(gè)代碼組的數(shù)據(jù)偏移將導(dǎo)致數(shù)字信號(hào)處理應(yīng)該能夠檢測(cè)到的數(shù)據(jù)損壞。
性能
使用 8B/10B 編碼進(jìn)行高速串行數(shù)據(jù)傳輸，ADC 現(xiàn)在可以以更高的采樣率和更高分辨率運(yùn)行。Linear Technology Corp. 的 LTC2274 是一款 105 Msps、16 位 ADC，它使用 8B/10B 編碼將其 16 位輸出字串行傳輸?shù)浇邮掌鳎瑪?shù)據(jù)輸出速率為 2.1 Gbps（20 個(gè)編碼位，105 Msps） .
JEDEC 串行接口與許多 FPGA 高速接口兼容，包括 Xilinx 的 Rocket IO、Altera 的 Stratix II GX I/O 和 Lattice 的 ECP2M I/O。這些 FPGA 制造商均已提供使用 LTC2274 的參考設(shè)計(jì)。
這些新型轉(zhuǎn)換器設(shè)計(jì)的挑戰(zhàn)之一是在同一芯片上集成高速串行接口的同時(shí)實(shí)現(xiàn)高交流規(guī)格。LTC2274 在基帶實(shí)現(xiàn)了 77.6 dBFS（滿(mǎn)量程）的信噪比 (SNR) 性能和 100 dB 的無(wú)雜散動(dòng)態(tài)范圍 (SFDR)（圖 4 ）。
圖 4：LTC2274 128 KPoint FFT，F(xiàn)in=4.93 MHz，F(xiàn)s=105 Msps
這些 AC 規(guī)范使低電平信號(hào)能夠在存在大干擾或阻塞的情況下得到解決，這對(duì)于多通道接收器應(yīng)用尤為重要。80 fsec RMS的超低抖動(dòng) 可對(duì)高達(dá) 500 MHz 的輸入頻率進(jìn)行欠采樣，同時(shí)保持良好的噪聲性能，使 ADC 能夠在更靠近天線(xiàn)的位置進(jìn)行采樣。
借助 LTC2274，可以生成串行測(cè)試模式以促進(jìn)串行接口的測(cè)試和驗(yàn)證誤碼率 (BER)。此功能對(duì)于調(diào)試接口非常有用，但不是 JEDEC 規(guī)范所要求的。
具有串行接口的 LTC2274 等 ADC 非常適用于成本敏感型應(yīng)用，在這些應(yīng)用中，F(xiàn)PGA 引腳數(shù)占設(shè)計(jì)成本的主要部分。基站接收器和數(shù)字預(yù)失真發(fā)射器等高性能通信設(shè)備可以使用 FPGA 上的專(zhuān)用 SerDes 端口顯著節(jié)省成本，同時(shí)受益于多載波接收器設(shè)計(jì)的高 SNR 和 SFDR 性能。頻譜分析儀可以通過(guò)隔離數(shù)字和模擬電路的能力來(lái)提高整體系統(tǒng)性能。ATE 和醫(yī)學(xué)成像等多通道應(yīng)用將受益于減少的引腳數(shù)，從而簡(jiǎn)化布線(xiàn)并節(jié)省更多空間。
結(jié)論
數(shù)據(jù)轉(zhuǎn)換器的 JESD204 標(biāo)準(zhǔn)使高速、高分辨率 ADC 可以通過(guò)一對(duì)傳輸線(xiàn)傳輸高速數(shù)據(jù)。通過(guò)使用游程限制信號(hào)恢復(fù)數(shù)據(jù)時(shí)鐘，并使用 COMMA 字符進(jìn)行初始幀同步，減輕了標(biāo)準(zhǔn)串行傳輸?shù)睦щy。因此，8B/10B 信號(hào)的直流偏移為零，可以通過(guò)任何高通器件傳輸，例如隔直流電容器。JESD204 標(biāo)準(zhǔn)還允許通過(guò)幀對(duì)齊監(jiān)控在不丟失數(shù)據(jù)的情況下進(jìn)行幀對(duì)齊。它還提供了一種通過(guò)使用加擾多項(xiàng)式來(lái)減少非諧波雜散的方法。
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