【導讀】在2022年底舉辦的 TSMC OIP 研討會上，Cadence 資深半導體封裝管理總監(jiān) John Park 先生展示了面向TSMC InFO 技術的高級自動布線功能。InFO 的全稱為“集成式扇出型封裝（integrated fanout）”，是一種適用于高級封裝的低性能、低復雜度的技術。下圖是 TSMC 演示文稿中一張介紹 InFO 的幻燈片，不難發(fā)現(xiàn)，InFO 有許多不同的類型。
在2022年底舉辦的 TSMC OIP 研討會上，Cadence 資深半導體封裝管理總監(jiān) John Park 先生展示了面向TSMC InFO 技術的高級自動布線功能。InFO 的全稱為“集成式扇出型封裝（integrated fanout）”，是一種適用于高級封裝的低性能、低復雜度的技術。下圖是 TSMC 演示文稿中一張介紹 InFO 的幻燈片，不難發(fā)現(xiàn)，InFO 有許多不同的類型。
InFO 的首個應用實例出現(xiàn)在 2016 年，是用于移動應用的 InFO-PoP，在應用處理器晶粒上添加了一個 DRAM 封裝。然后是面向 HPC 的 InFO_oS，允許將多個晶粒置于越來越大的封裝中。最新的技術是 InFO_3D，允許邏輯和邏輯之間垂直堆疊，并在下方布線，以便分配電源分配網絡和信號。
在本文中，我們不打算重申使用高級封裝的優(yōu)勢，而是進行擴展，假設以采用最先進的節(jié)點為前提來進行設計。
如前文所述，高級封裝和異構集成如今已成為所有半導體設計的熱門話題。
1、布線已成為高級封裝技術的主要瓶頸
從上表中可以看出，如今的布線難度越來越大。左側是倒裝芯片球柵陣列 (FCBGA) 的要求，其中最多有幾千個連接。RDL 信號布線將信號從相對較小的單個晶粒分散到焊球上。
右側是本文將要討論的技術——3D 異構集成晶圓級封裝（3D heterogeneous integration wafer-level packaging,），簡稱 3DHI-WLP。這種封裝通常包含多個chiplets小芯片，并可能存在數(shù)萬個信號連接，因此 RDL 信號布線不僅是分配信號，同時也要處理從小芯片到小芯片（chiplet-to-chiplet）的布線。電源布線同樣錯綜復雜，多種方法均可實現(xiàn)。
在細節(jié)層次上，業(yè)界面臨的挑戰(zhàn)有：
小芯片到小芯片和扇出 RDL 布線要求
高效的引腳逃逸模式
布線通道密度
復雜過孔堆疊
提高良率的互連倒圓角
將信號和電源網絡放在一起進行布線，以達到最佳密度
重用重復的模式
電源/接地過孔放置
為了應對這些挑戰(zhàn)，Cadence 和 TSMC 通力合作，為 InFO 技術開發(fā)新一代——
自動信號布線解決方案
支持高容量設計的多線程自動布線引擎
支持TSMC電氣、物理和良率規(guī)則的布線
支持屏蔽、差分信號和倒圓角/淚滴插入（見上圖）
帶有重用結構的預先逃逸布線
基于分片的布線，支持復制
自動電源布線解決方案
混合和匹配 IC 樣式及 BGA 樣式的電源布線（條紋/軌道和平面）
鎖定結構，防止在相鄰區(qū)域工作時發(fā)生變更
可保存的配置，可用于后續(xù)設計
根據電源引腳的分組，自動定義形狀邊界樣式（拼圖）
綜上所述完整流程如下
拓撲結構布線
逃逸布線
電源布線
詳細布線
模式復制
倒圓角插入
最終 DRC
2、設計結果：大幅提升
如上表所示，布線速度大大提升（100 倍）。使用多核心多線程詳細布線也能使速度提高 10 倍以上。
總結
1. 當下普及高級封裝技術的主要瓶頸在于布線
2. 信號布線（RDL/D2D）和電源布線也是如此
3. 需要新一代的解決方案來減少瓶頸并支持大型設計
4. Cadence 和TSMC已經合作開發(fā)了用于 InFO 封裝技術的新一代信號和電源自動布線工具
原生大規(guī)模并行化
結合多種布線技術
便捷的多層布線引擎——Cadence Allegro 工具
支持復制
支持TSMC布線約束和 DRC 規(guī)則
(作者：Paul McLellan，Cadence楷登PCB及封裝資源中心)
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