【導讀】負載效應(yīng) (loading) 的控制對良率和器件性能有重大影響，并且它會隨著 FinFET（鰭式場效應(yīng)晶體管）器件工藝的持續(xù)微縮變得越來越重要[1-2]。當晶圓的局部刻蝕速率取決于現(xiàn)有特征尺寸和局部圖形密度時，就會發(fā)生負載效應(yīng)?？涛g工藝 loading 帶來的器件結(jié)構(gòu)上的微小變化可能會對器件良率和性能產(chǎn)生負面影響，例如在偽柵多晶硅刻蝕過程中，由于刻蝕的負載效應(yīng)，可能會在柵極和鰭結(jié)構(gòu)交叉區(qū)域產(chǎn)生多晶硅邊角殘留，進而造成 FinFET 結(jié)構(gòu)的改變，并直接影響 FinFET 柵極的長度和電學性能。多晶硅邊角殘留對良率和器件性能的影響，包括可接受的殘留的尺寸大小，可使用 SEMulator3D? 提前預測。
負載效應(yīng) (loading) 的控制對良率和器件性能有重大影響，并且它會隨著 FinFET（鰭式場效應(yīng)晶體管）器件工藝的持續(xù)微縮變得越來越重要[1-2]。當晶圓的局部刻蝕速率取決于現(xiàn)有特征尺寸和局部圖形密度時，就會發(fā)生負載效應(yīng)。刻蝕工藝 loading 帶來的器件結(jié)構(gòu)上的微小變化可能會對器件良率和性能產(chǎn)生負面影響，例如在偽柵多晶硅刻蝕過程中，由于刻蝕的負載效應(yīng)，可能會在柵極和鰭結(jié)構(gòu)交叉區(qū)域產(chǎn)生多晶硅邊角殘留，進而造成 FinFET 結(jié)構(gòu)的改變，并直接影響 FinFET 柵極的長度和電學性能。多晶硅邊角殘留對良率和器件性能的影響，包括可接受的殘留的尺寸大小，可使用 SEMulator3D? 提前預測。[3]
FinFET器件的多晶硅邊角殘留建模和工藝窗口檢查
多晶硅邊角殘留會在鰭片柵極交叉區(qū)域產(chǎn)生金屬柵極凸起。這些凸起可以在許多不同的 FinFET 節(jié)點上找到，多晶硅邊角殘留通常在偽柵多晶硅刻蝕工藝中形成[4-7]。
圖1：在不同高度生成的3D邊角殘留及其輪廓
我們在 SEMulator3D 中構(gòu)建了一個使用 SRAM111 結(jié)構(gòu)的 5nm logic 虛擬工藝模型，以研究多晶硅刻蝕殘留的行為。在這個模擬的多晶硅刻蝕工藝中，SEMulator3D 使用了圖形負載刻蝕來模擬多晶硅殘留輪廓。圖1（左）顯示了計算機生成的多晶硅殘留結(jié)構(gòu)，不同高度（鰭片頂部、中部和底部）的多晶硅輪廓見圖1（右）。
在該模擬器件發(fā)生結(jié)構(gòu)硬失效（如短路）之前，多大的多晶硅邊角刻蝕殘留是可以被接受的，可以通過在虛擬 DOE（實驗設(shè)計）中測試100種殘留寬度和高度的組合來研究這個問題。我們測量了虛擬制造過程中關(guān)鍵步驟的導體結(jié)構(gòu)數(shù)量，作為了解器件中是否有短路或故障（如源漏外延與偽柵多晶硅之間的短路）的一個指標 。如果殘留物太大并使偽柵多晶硅與源漏外延層短接，那么結(jié)構(gòu)中導體結(jié)構(gòu) (net) 的數(shù)量將小于3。圖2所示的等高線圖包含不同殘留寬度和高度下的導體結(jié)構(gòu)數(shù)量，綠色區(qū)域顯示，可以把器件源漏柵3個導體結(jié)構(gòu)區(qū)分開的器件結(jié)構(gòu)?？紤]到殘留寬度和高度的潛在制造差異（可能分別為1.5nm和5nm），安全的工藝窗口需要往左下方做適當平移（如藍色虛線所示）。
圖2：包含不同殘留物寬度和高度下導體結(jié)構(gòu)數(shù)量的等高線圖
多晶硅邊角殘留對FinFET器件性能的影響
使用可接受的多晶硅殘留（沒有硬失效）之后，我們模擬了器件電學性能。結(jié)果表明，較大的殘留實際上有益于開啟狀態(tài)下的驅(qū)動電流提升、關(guān)斷狀態(tài)下漏電流、亞閾值擺幅和漏致勢壘下降 (DIBL) 的減小。與無殘留的理想結(jié)構(gòu)相比，它可以通過更高的開啟狀態(tài)電流 (108%) 和更低的關(guān)斷狀態(tài)漏電流 (50%) 提高器件性能。為了進一步了解該器件性能提升的機制，我們研究了存在較大殘留時鰭片底部的開啟和關(guān)斷狀態(tài)下的電流密度分布（見圖3）。
開啟狀態(tài)時，如果存在多晶硅殘留，通道長度會加大，殘留覆蓋了源極/漏極和柵極之間的部分串聯(lián)電阻區(qū)，從而使這個區(qū)域的串聯(lián)電阻減小，導致驅(qū)動電流增大；器件關(guān)斷時，源極和漏極之間的大部分鰭片區(qū)域都可以由柵極控制。因此，當存在多晶硅殘留時，源極和漏極之間的電阻較高，并帶來較低的關(guān)斷漏電流。
圖3：鰭片底部的通/斷態(tài)電流分布（上圖：無殘留，下圖：有殘留）
結(jié)論
本文中，我們使用了 Coventor SEMulator3D 來研究 5nm FinFET 工藝中的工藝窗口以及多晶硅邊角刻蝕殘留對器件性能的影響。這項研究幫助我們更好地了解不同偽柵多晶硅殘留尺寸下可接受的工藝窗口和相關(guān)器件性能。我們的研究表明，不必追求多晶硅邊角殘留的最小化，而是可以通過控制多晶硅殘留的尺寸，在不損失良率的同時獲得器件性能的提升。
參考資料：
[1] G. E. Moore, Electronics Magazine, vol. 38, no. 8, pp. 114-117, Apr 1965
[2] B. D. Gaynor et al, IEEE Transactions on Electron Devices, vol. 61, no. 8, pp. 2738-2744, Aug. 2014
[3] http://www.coventor.com/products/semulator3d
[4] TechInsights TSMC 12FFN FinFET teardown report
[5] TechInsights TSMC 10FF FinFET teardown report
[6] TechInsights SAMSUNG 10nm FinFET teardown report
[7] TechInsights TSMC 7FF FinFET teardown report
（來源：泛林集團）
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