【導(dǎo)讀】本文對模擬、數(shù)字和混合波束成型架構(gòu)的能效比進(jìn)行了比較，并針對接收相控陣開發(fā)了這三種架構(gòu)的功耗的詳細(xì)方程模型。該模型清楚說明了各種器件對總功耗的貢獻(xiàn)，以及功耗如何隨陣列的各種參數(shù)而變化。對不同陣列架構(gòu)的功耗/波束帶寬積的比較表明，對于具有大量元件的毫米波相控陣，混合方法具有優(yōu)勢。
相控陣在現(xiàn)代雷達(dá)和通信系統(tǒng)中發(fā)揮著越來越重要的作用，這使人們對提高系統(tǒng)性能和效率重新產(chǎn)生了興趣。數(shù)十年來，數(shù)字波束成型(DBF)及其與傳統(tǒng)模擬方法相比的優(yōu)勢已廣為人知，但與數(shù)字信號處理相關(guān)的各種挑戰(zhàn)阻礙了它的應(yīng)用。隨著特征尺寸的不斷縮小以及由此帶來的計(jì)算能力的指數(shù)級增長，我們看到，現(xiàn)在大家普遍有興趣采用數(shù)字相控陣。雖然DBF具有許多吸引人的特性，但更高的功耗和成本仍然是一個(gè)問題?；旌喜ㄊ尚头椒ň哂谐錾哪苄П龋赡苓m合于許多應(yīng)用。
模擬與數(shù)字波束成型
波束成型的核心是延遲和求和運(yùn)算，它可以發(fā)生在模擬域或數(shù)字域中。根據(jù)延遲或相移在信號鏈中應(yīng)用的位置，模擬波束成型又可以分為多個(gè)子類別。本文僅考慮射頻波束成型。如圖1a所示，來自天線元件的信號經(jīng)過加權(quán)和合并，產(chǎn)生一個(gè)波束，然后由混頻器和信號鏈其余部分加以處理，這就是相控陣的傳統(tǒng)實(shí)現(xiàn)方式。
圖1. (a) 模擬和 (b) 數(shù)字波束成型架構(gòu)的比較。
這種架構(gòu)的缺點(diǎn)之一是難以創(chuàng)建大量同時(shí)波束。現(xiàn)在，為了創(chuàng)建多個(gè)波束，每個(gè)元件的信號需要先分離，再獨(dú)立地延遲和求和。為此所需的可變幅度和相位(VAP)模塊的數(shù)量與元件數(shù)量和波束數(shù)量成正比。VAP模塊以及網(wǎng)絡(luò)的分路和合并需要占用很大的面積，而且除了幾個(gè)波束之外，網(wǎng)絡(luò)分路和合并造成的不斷增加的面積要求和復(fù)雜性使得實(shí)現(xiàn)多個(gè)同時(shí)模擬波束變得不切實(shí)際。對于平面陣列，不斷增加的面積還使得難以將電子器件安裝在元件間距所決定的網(wǎng)格內(nèi)。此外，更為根本的是，每次分路時(shí)，信噪比(SNR)都會(huì)降低，而且本底噪聲限制了信號可以分路的次數(shù)，超過此次數(shù)，信號就會(huì)淹沒在本底噪聲中。
而使用DBF的話，創(chuàng)建多個(gè)同時(shí)波束相對較容易。如圖1b所示，每個(gè)元件的信號都被獨(dú)立數(shù)字化，然后在數(shù)字域中進(jìn)行波束成型操作。一旦進(jìn)入數(shù)字域，就可以在不損失保真度的情況下創(chuàng)建信號的副本，然后將信號的新副本延遲并求和以創(chuàng)建新波束。這可以根據(jù)需要重復(fù)多次，理論上可產(chǎn)生無限數(shù)量的波束。實(shí)踐中，數(shù)字信號處理及相關(guān)功耗和成本不是無限的，這會(huì)限制波束數(shù)量或波束帶寬積。此外，DBF中的波束數(shù)量可以隨時(shí)重新配置，這是模擬技術(shù)無法做到的。DBF還支持更好的校準(zhǔn)和自適應(yīng)歸零。所有這些優(yōu)點(diǎn)使得DBF對通信和雷達(dá)系統(tǒng)中的各種相控陣應(yīng)用非常有吸引力。但是，所有這些好處都是以增加成本和功耗為代價(jià)的?；鶐BF需要為每個(gè)元件配備一個(gè)ADC和一個(gè)混頻器，而模擬波束成型只需要為每個(gè)波束配備相關(guān)器件。器件數(shù)量的增加會(huì)顯著提高功耗和成本，尤其是對于大型陣列。此外，DBF中的波束成型發(fā)生在基帶，混頻器和ADC會(huì)受到每個(gè)元件的廣闊視場中存在的任何信號的影響，因此需要有足夠的動(dòng)態(tài)范圍來處理可能的干擾。對于模擬波束成型，混頻器和ADC享有空間濾波的好處，因此動(dòng)態(tài)范圍要求可以放寬。在分配高頻LO信號的同時(shí)保持相位相干性，也是DBF實(shí)現(xiàn)方案的一個(gè)挑戰(zhàn)，而且會(huì)增加功耗。
數(shù)字波束成型的計(jì)算需求是總體功耗的一個(gè)重要貢獻(xiàn)因素。DSP須處理的數(shù)據(jù)量與元件數(shù)量、波束數(shù)量和信號的瞬時(shí)帶寬成正比。
對于在毫米波頻率運(yùn)行的大型陣列，信號帶寬通常很大，數(shù)據(jù)負(fù)載可能高得像天文數(shù)字。例如，對于一個(gè)具有500 MHz帶寬和8位ADC的1024元件陣列，DSP需要處理每波束每秒大約8 Tb的數(shù)據(jù)。移動(dòng)和處理如此大量的數(shù)據(jù)需要消耗相當(dāng)多的電力。就計(jì)算負(fù)載而言，這相當(dāng)于為每個(gè)波束每秒執(zhí)行大約4×1012次乘法運(yùn)算。對于全信號帶寬的多個(gè)波束，所需的計(jì)算能力超出了當(dāng)今的DSP硬件的能力范圍。在典型實(shí)現(xiàn)中，波束帶寬積保持不變，若增加波束數(shù)量，總帶寬將在各波束之間分配。數(shù)字信號處理通常以分布式方式進(jìn)行，以便能夠應(yīng)對大量數(shù)據(jù)。但這通常需要權(quán)衡各種因素，如波束成型靈活性、功耗、延遲等。除了處理能力之外，各種DSP模塊的高速輸入/輸出數(shù)據(jù)接口也會(huì)消耗大量電力。
混合波束成型
顧名思義，混合波束成型是模擬和數(shù)字波束成型技術(shù)的結(jié)合，在兩者之間提供了一個(gè)中間地帶。做法之一是將陣列劃分為更小的子陣列，并在子陣列內(nèi)執(zhí)行模擬波束成型。如果子陣列中的元件數(shù)量相對較少，則產(chǎn)生的波束相對較寬，如圖2所示。每個(gè)子陣列可以被認(rèn)為是具有某種定向輻射圖的超級元件。然后使用來自子陣列的信號執(zhí)行數(shù)字波束成型，產(chǎn)生對應(yīng)于陣列全孔徑的高增益窄波束。采用這種方法時(shí)，與全數(shù)字波束成型相比，混頻器和ADC的數(shù)量以及數(shù)據(jù)處理負(fù)載的大小減少的幅度等于子陣列的大小，因此成本和功耗顯著節(jié)省。對于32×32元件陣列，若子陣列為2×2大小，則將產(chǎn)生256個(gè)子陣列，其半功率波束寬度(HPBW)為50.8°或0.61立體弧度。使用來自256個(gè)子陣列的信號，可以利用DBF在合乎實(shí)際的范圍內(nèi)創(chuàng)建盡可能多的波束。對應(yīng)于全孔徑的HPBW為3.2°或0.0024 sr。然后，在每個(gè)子陣列的波束內(nèi)可以創(chuàng)建大約254個(gè)數(shù)字波束，它們相互之間不會(huì)明顯重疊。與全DBF相比，這種方法的一個(gè)限制是所有數(shù)字波束都將包含在子陣列方向圖的視場內(nèi)。子陣列模擬波束當(dāng)然也可以進(jìn)行控制，但在一個(gè)時(shí)間點(diǎn)，模擬波束寬度會(huì)限制最終波束的指向。
圖2. 混合波束成型。
子陣列方向圖通常很寬，這對于許多應(yīng)用來說可能是一個(gè)可以接受的折衷方案。對于其他需要更大靈活性的應(yīng)用而言，可以創(chuàng)建多個(gè)獨(dú)立的模擬波束來解決此問題。這將需要在RF前端使用更多VAP模塊，但與全DBF相比，仍然可以減少ADC和混頻器的數(shù)量。如圖3所示，可以創(chuàng)建兩個(gè)模擬波束以實(shí)現(xiàn)更大的覆蓋范圍，同時(shí)仍能將混頻器、ADC和產(chǎn)生的數(shù)據(jù)流的數(shù)量減少兩倍。
圖3. 多個(gè)模擬波束的混合波束成型。
與DBF相比，混合波束成型還會(huì)導(dǎo)致旁瓣退化。當(dāng)遠(yuǎn)離模擬波束中心掃描數(shù)字波束時(shí)，相位控制的混合性會(huì)引入相位誤差。子陣列內(nèi)元件之間的相位變化由模擬波束控制確定，無論數(shù)字掃描角度如何都保持固定。對于給定的掃描角度，數(shù)字控制只能將適當(dāng)?shù)南辔粦?yīng)用于子陣列的中心；當(dāng)從中心向子陣列邊緣移動(dòng)時(shí)，相位誤差會(huì)增加。這導(dǎo)致整個(gè)陣列出現(xiàn)周期性相位誤差，從而降低波束增益并產(chǎn)生準(zhǔn)旁瓣和柵瓣。這些影響隨著掃描角度的增大而增加，與純模擬或數(shù)字架構(gòu)相比，這是混合波束成型的一個(gè)缺點(diǎn)。讓誤差變成非周期性可以改善旁瓣和柵瓣的退化，這可以通過混合子陣列大小、方向和位置來實(shí)現(xiàn)。
能效比
本節(jié)從接收相控陣的角度比較模擬、數(shù)字和混合波束成型的能效比。模擬、數(shù)字和混合波束成型的功耗模型分別由公式2、3、4給出。表1列出了各種符號的含義以及它們在后續(xù)分析中的假定值。
表1. 符號、含義、假定值和相關(guān)參考文獻(xiàn)
關(guān)于功耗模型的一些關(guān)鍵點(diǎn)如下：
假設(shè)混頻器處的射頻信號功率對于所有三種波束成型架構(gòu)都相同。
在一些公開文獻(xiàn)中，有人認(rèn)為對于DBF，由于ADC的量化噪聲對SNR的影響有所降低（降幅等于陣列因子），因此與模擬波束成型相比，所需的位數(shù)可以減少。然而，在DBF中，ADC也需要具有更高的動(dòng)態(tài)范圍，因?yàn)樗鼈儾幌碛锌臻g濾波的好處，而且需要處理各元件輻射圖的視場中存在的所有干擾。考慮到這一點(diǎn)，本模型假設(shè)ADC的位數(shù)在所有情況中都相同。
對于DBF，波束帶寬積受DSP處理能力的限制，這一點(diǎn)在變量DSPTP中考慮。對于混合情況，最大處理能力隨著功耗的降低而成比例降低。
DBF的DSP功耗有兩個(gè)部分——計(jì)算和I/O。每次復(fù)數(shù)乘法需要四次實(shí)數(shù)乘法和累加(MAC)運(yùn)算，基于 "Assessing Trends in Performance per Watt for Signal Processing Applications," （信號處理應(yīng)用的每瓦性能趨勢評估）一文，MAC運(yùn)算的功耗計(jì)算結(jié)果為大約1.25 mW/GMAC。在這種情況下，I/O消耗了大部分DSP功率，根據(jù) "A 56-Gb/s PAM4 Wireline Transceiver Using a 32-Way Time-Interleaved SAR ADC in 16-nm FinFET." （16 nm FinFET中使用32路時(shí)間交錯(cuò)SAR ADC的56 Gbps PAM4有線收發(fā)器）一文，其估計(jì)值為10 mW/Gbps。對于需要更密集計(jì)算的更復(fù)雜波束成型方法，功耗比的偏斜會(huì)更小，但DSP總功耗會(huì)增加。此外，此模型中的I/O功耗假設(shè)基于最低數(shù)據(jù)傳輸。根據(jù)DBF架構(gòu)，I/O的功耗可能更高。
ADC和DSP計(jì)算的功耗與位數(shù)呈指數(shù)關(guān)系。因此，可以通過減少位數(shù)來大幅降低這些功耗數(shù)值。另一方面，作為最大貢獻(xiàn)因素的DSP I/O功耗隨位數(shù)的變化不是那么劇烈。
布線損耗(Lpath)通過合并硅IC和低損耗PCB上的GCPW傳輸線的損耗來計(jì)算。對于片內(nèi)傳輸線，假設(shè)損耗為0.4 dB/mm，而對于PCB走線，損耗取為0.025 dB/mm。另外，據(jù)估計(jì)，5%的線路是在芯片上，其余是在PCB上。模擬波束成型考慮射頻合并相關(guān)的布線損耗，而數(shù)字波束成型考慮LO分配網(wǎng)絡(luò)的損耗。
對于混合模型，假設(shè)每個(gè)波束對應(yīng)于陣列的全孔徑。
功耗與波束數(shù)量的依賴關(guān)系如圖4所示。對于模擬情況，改變波束數(shù)量需要更改設(shè)計(jì)，而在DBF中，波束數(shù)量可以隨時(shí)改變，設(shè)計(jì)則保持不變。對于混合情況，考慮具有固定數(shù)量模擬波束(ns)的單一設(shè)計(jì)。另外假設(shè)，當(dāng)波束數(shù)量小于ns時(shí)，未使用路徑中的放大器關(guān)斷。
圖4. 模擬、數(shù)字和混合（具有四個(gè)模擬波束）波束成型架構(gòu)的功耗與波束數(shù)量的關(guān)系對于模擬情況，超過四個(gè)波束時(shí)曲線顯示為虛線，表示使用模擬技術(shù)難以實(shí)現(xiàn)更多波束。對于數(shù)字和混合情況，一旦達(dá)到DSP的容量，每個(gè)波束的功率和帶寬就變得恒定。
對于單個(gè)波束，由于額外混頻器、LO放大器和ADC的開銷，數(shù)字實(shí)現(xiàn)方案會(huì)消耗更多功率。對于數(shù)字情況，功耗增加的速率取決于聚合數(shù)據(jù)速率的增加情況；對于模擬情況，功耗增加的速率與補(bǔ)償分路和附加VAP模塊造成的損耗所需的功率有關(guān)。由于上述網(wǎng)絡(luò)分路和合并的復(fù)雜性，使用模擬波束成型實(shí)現(xiàn)大量波束是不切實(shí)際的，超過四個(gè)波束的虛線反映了這一事實(shí)。對于DBF，一旦達(dá)到最大DSP容量，功耗便不再增加。超過這一點(diǎn)之后，若增加波束數(shù)量，則每個(gè)波束的帶寬會(huì)減少。在功耗方面，DBF與ABF不相上下，有大量波束時(shí)功耗更少。與DBF相比，混合方法顯著降低了功耗開銷和斜率，并更快地達(dá)到盈虧平衡點(diǎn)。
圖5顯示了每波束帶寬積的功耗，并比較了三種波束成型情況的能效比。可以看出，模擬波束成型始終更有效率?；旌戏椒◤膬蓚€(gè)極端之間的某個(gè)位置開始，隨著波束數(shù)量增加而變得與模擬情況相當(dāng)。
圖5. 比較模擬、數(shù)字和混合波束成型架構(gòu)的能效比。
結(jié)論
本文介紹的比較和功耗模型僅適用于接收(Rx)相控陣。對于發(fā)射情況，一些基本假設(shè)將會(huì)改變，全DBF架構(gòu)的功耗增加可能不那么嚴(yán)重。即使對于接收情況，三種架構(gòu)之間的差異在很大程度上也取決于公式2至4中所示的參數(shù)。對于表1中未給出的參數(shù)值，圖表之間的差異將會(huì)變化。但可以肯定地說，混合方法可讓許多應(yīng)用大幅節(jié)省功耗，同時(shí)保留數(shù)字波束成型的大部分優(yōu)勢。如前所述，采用混合路線有缺點(diǎn)，但對于許多應(yīng)用而言，這些不足可以被節(jié)省的功耗所抵消。
參考電路
1. Chaojiang Li、Omar El-Aassar、Arvind Kumar、Myra Boenke和Gabriel M. Rebeiz?！安捎肅MOS SOI工藝的LNA設(shè)計(jì)—l.4dB NF K/Ka頻段LNA。”IEEE/MTT-S國際微波研討會(huì)—IMS，2018年6月。
2. Charley Wilson和Brian Floyd?！?0–30 GHz混頻器—首款采用45-nm SOI CMOS技術(shù)的接收器。” IEEE射頻集成電路研討會(huì)(RFIC)，2016年5月。
3. Boris Murmann?！癆DC 性能調(diào)查1997-2021。” ISSCC和VLSI 研討會(huì)。
4. Maarten Baert和Wim Dehaene。“基于VCO的20.1 A 5GS/s 7.2 ENOB時(shí)間交錯(cuò)ADC可實(shí)現(xiàn)30.5fJ/轉(zhuǎn)換器步進(jìn)?！盜EEE 國際固態(tài)電路大會(huì)—(ISSCC)，2019年2月。
5. Brian Degnan、Bo Marr和Jennifer Hasler?！霸u估信號處理應(yīng)用的每瓦性能趨勢?！?IEEE超大規(guī)模集成(VLSI)系統(tǒng)會(huì)刊，第24卷第1期，2016年1月。
6. Yohan Frans、Jaewook Shin、Lei Zhou、Parag Upadhyaya、Jay Im、Vassili Kireev、Mohamed Elzeftawi、Hiva Hedayati、Toan Pham、Santiago Asuncion、Chris Borrelli、Geoff Zhang、Hongtao Zhang和Ken Chang?！?6-nm FinFET中使用32路時(shí)間交錯(cuò)SAR ADC的56-Gb/s PAM4有線收發(fā)器。” IEEE固態(tài)電路雜志，第52卷第4期，2017年4月。
7. Umut Kodak和Gabriel M. Rebeiz?！?5nm CMOS SOI 中用于高效率高線性度5G系統(tǒng)的雙向倒裝芯片28 GHz相控陣內(nèi)核芯片。” IEEE射頻集成電路研討會(huì)(RFIC)，2017年6月。
8. John Coonrod?！昂撩撞娐返腜CB設(shè)計(jì)和制造問題。” 高頻電子，Rogers Corp.，2021年3月
免責(zé)聲明：本文為轉(zhuǎn)載文章，轉(zhuǎn)載此文目的在于傳遞更多信息，版權(quán)歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權(quán)問題，請電話或者郵箱editor@52solution.com聯(lián)系小編進(jìn)行侵刪。
推薦閱讀：
Bourns宣布IsoMOV? 保護(hù)器榮獲 2021 年度電子產(chǎn)品無源產(chǎn)品獎(jiǎng)
貿(mào)澤電子新品推薦：2021全年推出近70000個(gè)新物料
