- DDR2總線(xiàn)，DDR2相關(guān)測(cè)試以及力科的DDR2全方位測(cè)試解決方案
DDR2簡(jiǎn)介
從1998年的PC100到今天的DDR3，內(nèi)存技術(shù)同CPU前端總線(xiàn)一道經(jīng)歷著速度的提升及帶寬的擴(kuò)展。雖然DDR3在當(dāng)今已經(jīng)量產(chǎn)與使用，DDR2在實(shí)際上還擔(dān)任著內(nèi)存業(yè)界應(yīng)用最廣泛最成熟的中流砥柱的角色。
DDR2在DDR的基礎(chǔ)上將芯片接口時(shí)鐘頻率提高一倍并將工作電壓從2.5V降低至1.8V，從而使其能在相對(duì)更低的功耗下獲得更高的傳輸速率。一般情況下，DDR2的輸入時(shí)鐘頻率覆蓋200/266/333/400/533MHz，傳輸比特率覆蓋400/533/667/800/1066Mb/s/pin。相對(duì)于DDR，由于速度的提升，DDR2在主板設(shè)計(jì)要求上也有所變化。內(nèi)存控制器每Channel可級(jí)聯(lián)的DIMM數(shù)從DDR時(shí)期的4到8條減少至2到3條，數(shù)據(jù)線(xiàn)（DQ）上的終端電阻從主板上的分立電阻搬移到了DRAM芯片內(nèi)部（ODT），數(shù)據(jù)同步信號(hào)（DQS）由單端信號(hào)變?yōu)閱味嘶虿罘挚蛇x信號(hào)。DDR2主板系統(tǒng)架構(gòu)如右圖所示。
圖1 DDR2主板系統(tǒng)架構(gòu)
DDR2總線(xiàn)與工作流程
以通用計(jì)算機(jī)主板上的DDR2總線(xiàn)為例，DDR2信號(hào)線(xiàn)可以分為數(shù)據(jù)、命令、時(shí)鐘3部分。其中數(shù)據(jù)線(xiàn)部分主要完成數(shù)據(jù)傳輸工作，包括數(shù)據(jù)線(xiàn)DQ0-63、Data Mask線(xiàn)DM0-7、數(shù)據(jù)同步線(xiàn)DQS/DQS# (數(shù)據(jù)同步線(xiàn)可選單端或差分，通過(guò)設(shè)定內(nèi)存芯片內(nèi)部寄存器EMR[1]的A10位進(jìn)行選擇)；命令線(xiàn)部分包括地址線(xiàn)A0-14、Bank選擇線(xiàn)BS0-2、行地址選擇RAS#、列選擇CAS#、寫(xiě)使能WE#、片選CS#、時(shí)鐘使能CKE及芯片內(nèi)部終端電阻使能ODT組成，主要完成尋址、組成各種控制命令及內(nèi)存初始化工作；差分時(shí)鐘信號(hào)線(xiàn)CK/CK#為整個(gè)內(nèi)存芯片工作提供時(shí)鐘。
所有的信號(hào)線(xiàn)中，除了數(shù)據(jù)線(xiàn)DQ與數(shù)據(jù)同步線(xiàn)DQS/DQS#為雙向信號(hào)線(xiàn)外，其余所有信號(hào)線(xiàn)均為單向信號(hào)線(xiàn)，只能由內(nèi)存控制器發(fā)出信號(hào)。
對(duì)于電源和地線(xiàn)，內(nèi)存顆粒上有一個(gè)參考電壓輸入和三組1.8V電源與地線(xiàn)，分別為芯片上的數(shù)據(jù)端口，鎖相環(huán)和芯片電路供電。
對(duì)于DDR2內(nèi)存的工作流程可以非常粗略的概括如下：內(nèi)存系統(tǒng)上電后由內(nèi)存控制器對(duì)內(nèi)存芯片進(jìn)行初始化，主要是配置芯片的工作模式寄存器（MRS/EMRS），從而將內(nèi)存芯片配置為某種特定的工作模式。初始化完成之后內(nèi)存芯片便進(jìn)入Idle模式，此時(shí)便可接收控制命令將芯片內(nèi)部某Bank激活，該Bank所在的地址代表了后面讀寫(xiě)某個(gè)具體內(nèi)存地址時(shí)的行地址。
Bank激活之后便可接收讀/寫(xiě)命令及對(duì)應(yīng)的列地址從而進(jìn)行相應(yīng)的讀寫(xiě)操作了。
右圖為DDR2 SDRAM簡(jiǎn)化的工作狀態(tài)圖，從圖上可以看出內(nèi)存芯片具體的工作過(guò)程實(shí)際上是非常復(fù)雜的，中間包括了芯片各種狀態(tài)的轉(zhuǎn)換、易失存儲(chǔ)單元的數(shù)據(jù)刷新以及讀寫(xiě)操作的中斷等等。也正是由于DDR2芯片工作的這種復(fù)雜性，加之DDR2測(cè)試項(xiàng)目指標(biāo)眾多，導(dǎo)致了我們?cè)趯?duì)DDR2總線(xiàn)進(jìn)行手工測(cè)試時(shí)異常復(fù)雜與繁瑣，致使手工對(duì)DDR2信號(hào)進(jìn)行較全面的測(cè)試幾乎成了不可能完成的任務(wù)。
力科推出的QPHY-DDR2一致性測(cè)試軟件包使這個(gè)復(fù)雜的問(wèn)題迎刃而解，它可以自動(dòng)測(cè)試JEDEC組織規(guī)定的所有DDR2一致性測(cè)試項(xiàng)目并自動(dòng)生成測(cè)試報(bào)告，從而極大的提高DDR2測(cè)試的精確性與效率。
圖二 DDR2 SDRAM簡(jiǎn)化的工作狀態(tài)圖
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DDR2測(cè)試項(xiàng)目
DDR2信號(hào)測(cè)試項(xiàng)目可主要分為時(shí)鐘測(cè)試，電氣性能測(cè)試及時(shí)序測(cè)試三個(gè)部分。
一）時(shí)鐘測(cè)試
時(shí)鐘測(cè)試部分主要測(cè)試差分時(shí)鐘信號(hào)線(xiàn)CK/CK#的各方面參數(shù)，包括絕對(duì)及平均時(shí)鐘周期、絕對(duì)及平均高/低脈寬、占空比抖動(dòng)、周期抖動(dòng)、Cycle to Cycle抖動(dòng)以及連續(xù)n周期累積誤差tERR(n per)。其中連續(xù)n周期累積誤差tERR(n per)為統(tǒng)計(jì)測(cè)量時(shí)鐘信號(hào)連續(xù)n個(gè)周期時(shí)間與n倍平均時(shí)鐘周期時(shí)間的差值，其具體計(jì)算公式如下：
JEDEC標(biāo)準(zhǔn)要求測(cè)量n分別為2、3、4、5、6-10、11-15時(shí)tERR(n per)的最大及最小值。對(duì)于這樣的要求，如果要用手工測(cè)量將是非常耗時(shí)且低效率的。力科QPHY-DDR2軟件包的時(shí)鐘測(cè)量部分支持上述所有參數(shù)的自動(dòng)測(cè)量，僅需使用一根差分探頭將時(shí)鐘信號(hào)接入示波器即可完成所有的測(cè)量工作，測(cè)量后的所有參數(shù)結(jié)果及對(duì)應(yīng)波形將列在自動(dòng)生成的測(cè)試報(bào)告中并與JEDEC標(biāo)準(zhǔn)中門(mén)限值進(jìn)行比較。如下圖為使用QPHY-DDR2測(cè)量tERR(6-10 per)時(shí)的部分結(jié)果與對(duì)應(yīng)波形。
圖三 力科QPHY-DDR2測(cè)量tERR(6-10 per)的部分結(jié)果與對(duì)應(yīng)波形
二）電氣性能測(cè)試
DDR2電氣性能測(cè)試部分主要測(cè)量各信號(hào)的直/交流邏輯高/低電平、信號(hào)過(guò)沖/下沖幅度及范圍、差分信號(hào)DQS及Clock輸入電壓及交叉點(diǎn)電壓、DQ及DQS輸出信號(hào)上升/下降沿斜率（SoutR、SoutF）最大/最小值、DQ，DQS及Clock輸入信號(hào)上升/下降沿斜率(SlewR、SlewF)最小值等等。
對(duì)斜率測(cè)量時(shí)，由于DQ及DQS信號(hào)為雙向信號(hào)線(xiàn)，需要首先對(duì)數(shù)據(jù)線(xiàn)上的信號(hào)進(jìn)行讀寫(xiě)分離，之后才能分別測(cè)量寫(xiě)操作時(shí)的輸入斜率及讀操作時(shí)的輸出斜率。實(shí)際上，對(duì)于時(shí)序測(cè)量部分的很多指標(biāo)包括輸入/輸出前導(dǎo)時(shí)間及建立/保持時(shí)間等進(jìn)行測(cè)量時(shí)，同樣需要首先對(duì)數(shù)據(jù)線(xiàn)上的信號(hào)進(jìn)行讀寫(xiě)分離。
下圖為JEDEC標(biāo)準(zhǔn)中所繪制的一個(gè)簡(jiǎn)單的讀操作波形。從圖中我們可以看出，DQS與DQ信號(hào)基本上是邊沿對(duì)齊的。同時(shí)，在DQ線(xiàn)上出現(xiàn)數(shù)據(jù)的前一個(gè)時(shí)鐘周期DQS信號(hào)會(huì)被置低作為前導(dǎo)信號(hào)，之后DQ會(huì)隨著DQS的跳變而依次送出4或8個(gè)連續(xù)的Burst數(shù)據(jù)。
下圖為JEDEC標(biāo)準(zhǔn)中所繪制的一個(gè)簡(jiǎn)單的寫(xiě)操作波形。對(duì)比上圖的讀操作波形，我們可以看出兩者時(shí)序上的區(qū)別主要在于，DDR2寫(xiě)操作時(shí)DQ或DM的數(shù)據(jù)中心與DQS信號(hào)邊沿對(duì)齊，DQS前導(dǎo)信號(hào)的低脈沖長(zhǎng)度明顯減小，大約為半個(gè)時(shí)鐘周期或以下。
總體而言，可以從以下幾個(gè)方面進(jìn)行DDR2讀寫(xiě)分離：
1.讀操作DQS跳變點(diǎn)與DQ跳變沿對(duì)齊，寫(xiě)操作DQS跳變點(diǎn)對(duì)齊DQ中心。
2.讀操作DQS前導(dǎo)信號(hào)為大約一個(gè)時(shí)鐘周期，寫(xiě)操作DQS前導(dǎo)信號(hào)大約為半個(gè)時(shí)鐘周期或以下。
3.比較波形峰峰值。一般情況下，在內(nèi)存控制器端測(cè)量時(shí)，寫(xiě)操作峰峰值高；在內(nèi)存芯片端測(cè)量時(shí)讀操作峰峰值高。
對(duì)DDR2信號(hào)進(jìn)行精確的讀寫(xiě)分離是比較困難的，原因在于讀寫(xiě)時(shí)序本身比較復(fù)雜，中間涉及到內(nèi)存芯片各工作狀態(tài)之間的轉(zhuǎn)換、讀寫(xiě)B(tài)urst、連讀連寫(xiě)及Burst中斷等等各種可能因素。依靠手工分離DDR2讀寫(xiě)信號(hào)不但費(fèi)時(shí)且精度不高，同時(shí)由于讀寫(xiě)信號(hào)分離是DDR2很多參數(shù)測(cè)量的前提，能否正確高效的進(jìn)行讀寫(xiě)分離便成為了DDR2測(cè)量的一個(gè)關(guān)鍵點(diǎn)。力科QPHY-DDR2軟件可以自動(dòng)對(duì)輸入示波器的大量DDR2數(shù)據(jù)及時(shí)鐘信號(hào)進(jìn)行分析，精確地從雙向數(shù)據(jù)線(xiàn)中分離出讀寫(xiě)信號(hào)并進(jìn)行后續(xù)的相關(guān)參數(shù)測(cè)試，從而保證了DDR2一致性測(cè)試的精確性與高效率。
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三）時(shí)序測(cè)試
時(shí)序測(cè)試部分主要對(duì)DDR2數(shù)據(jù)、時(shí)鐘及控制線(xiàn)上各種時(shí)序進(jìn)行測(cè)量，包括數(shù)據(jù)輸入建立/保持時(shí)間、數(shù)據(jù)輸出保持時(shí)間、數(shù)據(jù)讀/寫(xiě)時(shí)DQS前導(dǎo)/后續(xù)時(shí)間、時(shí)鐘半周期寬度、DQS輸入高/低脈沖寬度等等二十余項(xiàng)參數(shù)。其中，在對(duì)數(shù)據(jù)輸入建立/保持時(shí)間（tDS、tDH）進(jìn)行測(cè)量時(shí)，JEDEC標(biāo)準(zhǔn)規(guī)定需要根據(jù)寫(xiě)數(shù)據(jù)時(shí)的DQ及DQS信號(hào)斜率對(duì)測(cè)得的建立保持時(shí)間進(jìn)行修正。下表為JEDEC標(biāo)準(zhǔn)中對(duì)應(yīng)DDR2 667/800的輸入建立/保持時(shí)間修正參數(shù)表。例如，寫(xiě)操作時(shí)當(dāng)DQ測(cè)得的斜率為1.5V/ns，DQS斜率為3.0V/ns時(shí)，測(cè)得的DQ – DQS建立/保持時(shí)間需要加上67ps的修正值之后方能與標(biāo)準(zhǔn)中規(guī)定的最小建立/保持時(shí)間相比較。
為了在上表中查到對(duì)應(yīng)的修正值，需要首先得出相應(yīng)信號(hào)的斜率。JEDEC標(biāo)準(zhǔn)規(guī)定了兩種斜率計(jì)算方法，即直連斜率norminal slew rate和切線(xiàn)斜率tangent slew rate，分別在不同數(shù)據(jù)波形時(shí)采納。兩種斜率計(jì)算方法如下圖所示。
圖四 直連斜率norminal slew rate 圖五 切線(xiàn)斜率tangent slew rate
當(dāng)信號(hào)波形在陰影標(biāo)定區(qū)域內(nèi)一直早于直連斜率這根藍(lán)色直線(xiàn)時(shí)使用直連斜率計(jì)算并查找建立/保持時(shí)間修正值，當(dāng)信號(hào)波形在陰影標(biāo)定區(qū)域內(nèi)有任何一點(diǎn)落在直連斜率線(xiàn)之后時(shí)則需使用圖五所示的切線(xiàn)斜率計(jì)算和查找建立/保持時(shí)間修正值。
由上可知，對(duì)DDR2數(shù)據(jù)輸入建立/保持時(shí)間（tDS、tDH）測(cè)量是一件比較繁瑣且費(fèi)時(shí)的過(guò)程，而應(yīng)用力科QPHY-DDR2軟件測(cè)量時(shí)，以上的所有操作均由軟件自動(dòng)完成，這些復(fù)雜的流程對(duì)操作者完全透明，在大大減輕DDR2測(cè)試復(fù)雜度的同時(shí)提高了測(cè)試結(jié)果的準(zhǔn)確性。如下圖所示，在tDS 測(cè)試時(shí)QPHY-DDR2自動(dòng)找出了對(duì)應(yīng)的67ps建立時(shí)間修正值。
力科DDR2一致性測(cè)試解決方案QPHY-DDR2
力科QPHY-DDR2測(cè)試解決方案可以對(duì)DDR2總線(xiàn)進(jìn)行全方位的自動(dòng)化測(cè)試，支持所有標(biāo)準(zhǔn)速率的DDR2內(nèi)存系統(tǒng)（400/533/667/800/1066M）及用戶(hù)自定義的其他DDR2工作速度，可對(duì)JEDEC組織及Intel規(guī)定的所有DDR2測(cè)試項(xiàng)目進(jìn)行測(cè)試。
QPHY-DDR2的操作非常簡(jiǎn)單，如右圖所示，它使用友好的圖形化界面引導(dǎo)用戶(hù)從探頭與被測(cè)系統(tǒng)連接開(kāi)始一步步完成DDR2的所有測(cè)試。目前為止,力科DDR軟件包是能支持的測(cè)試項(xiàng)目最多的。
圖六 QPHY-DDR2 圖形化用戶(hù)界面
對(duì)于DDR2眾多的測(cè)試指標(biāo)，用戶(hù)可以在QPHY-DDR2中任意選擇測(cè)量DDR2中的某一項(xiàng)或多項(xiàng)指標(biāo)（如下圖7所示），也可以選擇一次測(cè)量所有規(guī)定的測(cè)試項(xiàng)目。測(cè)試完成后，所有的測(cè)試結(jié)果及相應(yīng)的波形均被列入到自動(dòng)生成的測(cè)試報(bào)告中（如下圖8所示），用戶(hù)可以一目了然地了解被測(cè)DDR2系統(tǒng)的各指標(biāo)性能。
圖7 測(cè)試參數(shù)選擇界面 圖8 DDR2測(cè)試報(bào)告首頁(yè)
除了完成全面的測(cè)試工作外，QPHY-DDR2還可以對(duì)DDR2讀寫(xiě)波形分別繪制眼圖（如右圖9所示），方便用戶(hù)觀察被測(cè)DDR2系統(tǒng)數(shù)據(jù)線(xiàn)上的信號(hào)完整性并對(duì)可能出現(xiàn)的問(wèn)題進(jìn)行及時(shí)觀測(cè)與調(diào)試。
圖9 使用QPHY-DDR2對(duì)DDR2讀/寫(xiě)信號(hào)繪制眼圖
DDR2測(cè)試示波器及探頭選型
關(guān)于示波器選擇方面，最低配置情況下可選擇帶寬2.5GHz的示波器進(jìn)行測(cè)試，如選擇力科SDA725Zi示波器結(jié)合QPHY-DDR2一致性測(cè)試軟件包對(duì)DDR2總線(xiàn)進(jìn)行測(cè)試。然而，對(duì)在頻率較高的1066M DDR2測(cè)試時(shí)，由于其時(shí)鐘頻率為533MHz，對(duì)應(yīng)的五次諧波、頻率為2.67GHz，已經(jīng)高于2.5GHz，為了捕獲到其5次甚至更高次諧波成分，需要選擇更高帶寬的示波器。所以，對(duì)DDR2總線(xiàn)的測(cè)量，我們推薦使用帶寬3.5G及以上的示波器進(jìn)行測(cè)量，如帶寬3.5GHz的力科SDA735Zi/740Zi/760Zi或帶寬覆蓋從4GHz到業(yè)界最高的30GHz的力科8Zi系列示波器。
對(duì)于探頭系統(tǒng)，在進(jìn)行DDR2時(shí)鐘測(cè)試時(shí)，僅需要一根足夠帶寬的差分探頭即可。在進(jìn)行電氣性能及時(shí)序測(cè)試時(shí)，使用兩根差分探頭分別測(cè)量差分時(shí)鐘及DQS/DQS#信號(hào)，一根單端探頭測(cè)量相應(yīng)的DQ信號(hào)即可完成大部分的指標(biāo)測(cè)量。 對(duì)于DDR533的DQ信號(hào)測(cè)試，建議用焊接式差分探頭。 在進(jìn)行某些差分信號(hào)交叉點(diǎn)電壓等指標(biāo)測(cè)量時(shí)需要使用兩根探頭分別測(cè)量該差分信號(hào)的正端及負(fù)端信號(hào)。對(duì)具體的探頭型號(hào)，推薦使用帶寬3.5GH或6GHz的力科WaveLink D320/D310或D610/D620系列可焊接式差分探頭。
結(jié)語(yǔ)：本文簡(jiǎn)要介紹了DDR2總線(xiàn)，DDR2相關(guān)測(cè)試以及力科的DDR2全方位測(cè)試解決方案。力科QPHY-DDR2從信號(hào)連接，DDR2總線(xiàn)全面測(cè)試到測(cè)試報(bào)告生成各方面進(jìn)行了完美的集成，為復(fù)雜的DDR2測(cè)試提供了最佳的測(cè)試環(huán)境，從而保證了DDR2測(cè)試的精確性與高效率。
參考文獻(xiàn)
1． DDR2 SDRAM SPECIFICATION JESD79-2E，JEDEC, April 2008
2. QPHY-DDR2 datasheet, LeCroy Corp. July 2009
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