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干貨

緩沖寄存器又稱緩沖器，它分輸入緩沖器和輸出緩沖器兩種。前者的作用是將外設送來的數(shù)據(jù)暫時存放，以便處理器將它取走；后者的作用是用來暫時存放處理器送往外設的數(shù)據(jù)。由于緩沖器接在數(shù)據(jù)總線上，故必須具有三態(tài)輸出功能。

現(xiàn)代DAC和DAC緩沖器改善系統(tǒng)性能、簡化設計

在許多控制系統(tǒng)的核心區(qū)域，數(shù)模轉(zhuǎn)換器 (DAC) 在決定系統(tǒng)的性能和精度方面起著非常關鍵的作用。本文將介紹兩款新的精密 16 位 DAC，并對通過緩沖高速互補電流輸出 DAC 的輸出以實現(xiàn)變壓器同等性能的創(chuàng)意進行討論。詳細閱讀>>

無需緩沖器的反激式轉(zhuǎn)換器技術(shù)

所有PWM轉(zhuǎn)換器都有寄生元件，可導致必須適當抑制的振鈴波形。不這樣做，半導體元件就可能失效，噪聲水平將比要求的更高。本文將介紹用于備受青睞的反激式轉(zhuǎn)換器的最常用的RCD箝位電路，及其設計公式。詳細閱讀>>

時鐘緩沖器（Buffer）參數(shù)解析

時鐘緩沖器就是常說的Clock Buffer，通常是指基于非PLL的扇出型緩沖器，是一種將一路時鐘源信號通過頻率復制生成多路時鐘信號的器件，通常時鐘緩沖器還兼具有時鐘分配，格式轉(zhuǎn)換和電平轉(zhuǎn)換的功能。詳細閱讀>>

再也不用擔心抖動和電流！高端時鐘緩沖器的設計

很多電子系統(tǒng)中都有很多時鐘信號，大多為一個到多個處理器以及外圍IC的時鐘信號。要知道并不是所有時鐘緩沖器都是完美的，使用多個獨立時鐘源雖然提高了設計成本，但是也增大了對電路板面積的要求，雖然采用緩沖器比較簡單但是并非沒有挑戰(zhàn)。詳細閱讀>>

ADI工程師曾設計過一個精密電壓表的輸入，需要一個亞皮安輸入單位增益放大器/緩沖器，其低頻噪聲小于1μV p-p，失調(diào)電壓低至大約100μV，非線性誤差小于1 ppm。它還需要在音頻和60 Hz頻率下具有非常低的交流失真，以便利用不斷增強的ADC分辨率。這足夠雄心勃勃，但它同時需要使用±50V電源緩沖±40 V信號。緩沖器輸入連接到高阻抗分壓器，或直接連接到外部信號。因此，它還必須能夠承受靜電放電和過壓輸入的沖擊。詳細閱讀>>

如何使用Hi-Z緩沖器簡化AFE設計

為了可靠地捕獲高頻信號和快速瞬態(tài)脈沖，示波器和有源探頭等寬帶寬數(shù)據(jù)采集系統(tǒng)需要滿足以下要求的高性能模擬前端 (AFE) 信號鏈：詳細閱讀>>

經(jīng)典案例

為你的flyback瘦身，甩掉多余的緩沖器

在過去至少20年間，MOSFET已經(jīng)被選擇為很多開關模式電源設計的開關器件。由于它們較高的開關速度和更加簡便的驅(qū)動特性，MOSFET已經(jīng)取代了很多應用與功率級中的雙極性結(jié)型晶體管 (BJT)。然而，對于基于反激式的低功率AC/DC充電器等應用，相對MOSFET，BJT具有某些明顯的優(yōu)勢。詳細閱讀>>

如何挪動你主PCB上的I2C器件？切記使用好總線緩沖器

如果說有一種工程師人盡皆知的總線技術(shù)，那非I2C莫屬。I2C在微電子通信控制領域廣泛采用的一種總線標準，是同步通信的一種特殊形式，具有接口線少、控制方式簡化、器件封裝形式小、通信速率較高等優(yōu)點。它是雙向總線，可以在任何IC工藝（NMOS，CMOS，雙極性）...詳細閱讀>>

低功耗高轉(zhuǎn)換速率CMOS模擬緩沖器

模擬電壓緩沖器是混合信號設計中非常重要的基本組成部件。它們主要用作信號監(jiān)聽和驅(qū)動負載。在第一種情況下，緩沖器通常連接到測試電路和要求低輸入電容的電路的內(nèi)部節(jié)點，因為這個節(jié)點上寄生電容的任何增加可能都是至關重要的。然而，當緩沖器用來驅(qū)動負載時，為了在整個電源電壓范圍內(nèi)盡快地驅(qū)動負載...詳細閱讀>>

在計算機領域，緩沖器指的是緩沖寄存器，它分輸入緩沖器和輸出緩沖器兩種。前者的作用是將外設送來的數(shù)據(jù)暫時存放，以便處理器將它取走；后者的作用是用來暫時存放處理器送往外設的數(shù)據(jù)。有了數(shù)控緩沖器，就可以使高速工作的CPU與慢速工作的外設起協(xié)調(diào)和緩沖作用，實現(xiàn)數(shù)據(jù)傳送的同步。由于緩沖器接在數(shù)據(jù)總線上，故必須具有三態(tài)輸出功能。在其他領域，還有電梯緩沖器，汽車彈簧緩沖器等，其目的是用于減緩速度，提高安全性和舒適性。